2.5D IC封装超越摩尔定律

　　近日，有两家公司同时发布了在芯片封装方面的革命性突破：一个是意法半导体宣布将硅通孔技术(TSV)引入MEMS芯片量产，在意法半导体的多片MEMS产品(如智能传感器、多轴惯性模块)内，硅通孔技术以垂直短线方式取代传统的芯片互连线方法(无需打线绑定)，在尺寸更小的产品内实现更高的集成度和性能。另一个则是赛灵思宣布通过堆叠硅片互联 (SSI) 技术，将四个不同 FPGA 芯片在无源硅中介层上并排互联，结合TSV技术与微凸块工艺，构建了相当于容量达2000万门ASIC的可编程逻辑器件。虽然同样是基于TSV技术，前一种垂直堆叠业界称为3D封装;后一种互联堆叠称为2.5D封装。这两种不同TSV封装技术的成功量产商用，将会带来一种新的游戏规划——在摩尔定律越来越难走、新的半导体工艺迈向2xnm越来越昂贵的今天，封装上的革命已是一种最好的超越对手的方式。

       此次赛灵思联手TSMC和Amkor推出2.5D封装的意义并不仅仅在于多颗FPGA的片内堆叠，它可以扩充到更多种复杂芯片的片内堆叠，比如FPGA与CPU，或者FPGA与高速收发器等，它打开了一扇门，让业界踏上了可以超越摩尔定律，快速提供大规模复杂芯片，同时降低功耗与成本的新征途。

　　

　　“目前业界已达成一个观点，3D是指垂直的堆叠，把多颗主动IC用微凸快(micropum)和硅通孔技术连在一起，微凸快是一种新兴技术，中间有非常多的挑战。比如两个硅片之间有应力，举例来说，两个芯片本身的膨胀系数有可能不一样，中间连接的微凸快受到的压力就很大，一个膨胀快，一个膨胀慢，会产生很大的应力。第二，硅通孔也会有应力存在，会影响周围晶体管的性能。第三是热管理的挑战，如果两个都是主动的IC，散热就成为很大的问题。所以对于真正的3D封装，行业需要解决上面三个重要挑战。” 赛灵思公司全球高级副总裁，亚太区执行总裁汤立人解释，“目前能实现3D封装的只是Memory芯片。意法半导体的MEMS能实现3D封装，因为它面临的发热等问题小一些，但对于移动终端来说，器件尺寸会大大减小，这也是一个趋势。从目前掌握的情况看，要实现不同的复杂逻辑IC之间的真正3D封装，至少还需要2-3年的时间。”

　　他接着解释 2.5D的方式：“我们联合TSMC和Amkor等产业链伙伴，采用的2.5D方式，多颗主动IC并排放到被动的介质上。因为硅中介层是被动硅片，中间没有晶体管，不存在TSV应力以及散热问题。通过多片FPGA的集成，容量可以做到很大，避开新工艺大容量芯片的良率爬坡期，并因为避免了多片FPGA的I / O互连而大幅降低功耗，比如此次我们推出的集成四片FPGA的Virtex-7 2000T功耗小于20W，容量相当于ASIC的2000万门。如果是4个单片FPGA分开采用，加起来的功耗远远大于这个数，可能会是几倍的数值。”

　　对摩尔定律超越

　　SSI是传统的SIP技术向前迈进的革命性的一步，可以说更接近单芯片。SIP堆叠时芯片间互联仍需要引线，而TSV结合微凸块，去掉了引线。这对于FPGA/PLD，甚至CPU等I/O接口繁多的芯片来说是一个重大的突破，功耗大大降低，减小了信号延时，集成复杂度也降低。“这是对摩尔定律的一种超越。”汤立人指出，“当采用新一代工艺时，裸片越大良率越低，并且成指数级下降。一般来说，需要1-2年时间才能将良率提升到较高的水平。然而，如果芯片尺寸小的话，良率就很容易提升。所以，如果能采用几个小尺寸的FPGA集成在一起，就可在大幅提升容量和性能的情况下，成本也能很好的控制，同时功耗和性能都得到提升。”通过SSI技术，新推出的Virtex-7 2000T FPGA集成68亿颗晶体管，相当于2000 万门的ASIC。对于客户而言，其重大意义在于如果没有采用这种新的技术，至少要等演进到下一代工艺技术，才有可能在单个FPGA中实现如此大的晶体管容量。现在不必采用 ASIC，单个FPGA 解决方案就能达到3-5个 FPGA 解决方案的功能，因而可大幅降低成本。“我们将客户进行原型设计和构建系统仿真器的时间至少可以提前一年。”他称。这对于无线通信、光通信核心领域需要大规模ASIC的厂商来说，是一个很大的利好，因为现在开一颗28nm的ASIC大约需要5000万美元。除了这些极高端通信应用外，赛灵思亚太区销售及市场总监张宇清透露：“现在有日本厂商拿它去设计裸眼3D的电视机核心芯片，因为要用到多目观看时算法会相当复杂，Virtex-7 2000T正好满足他们的要求。”据悉现在Virtex-7 2000T已获得超过2000个设计定单，首批工程样片也已开始供货。

　　“对于用户来说，堆叠硅片互联(SSI)芯片就相当于一个大的FPGA芯片，对用户完全透明。”张宇清解释，“赛灵思的ISE设计套件可自动将设计分配到 FPGA 芯片中，无需任何用户干预。如果需要，客户也可在特定FPGA芯片中进行逻辑布局规划。如果用户没有要求，软件工具可让算法智能地在 FPGA 芯片内放置相关逻辑，并遵循芯片间和芯片内的连接和时序规则。支持新型SSI封装的ISE设计工具已面向早期使用客户提供。我们还提供了一些设计规则检查 (DRC) 和软件信息，指导用户如何为新型 FPGA 芯片间的逻辑进行布局布线。”