SN54HC166-SP 并联负载 8 位移位寄存器

这些并入或串行输入，串行输出寄存器具有门控时钟（CLK，CLK INH）输入和覆盖清除（CLR）\输入。并行输入或串行输入模式由移位/加载（SH /LD）\输入建立。当为高电平时，SH /LD \使能串行（SER）数据输入，并将8个触发器与每个时钟（CLK）脉冲串行移位耦合。低电平时，使能并行（宽边）数据输入，并在下一个时钟脉冲发生同步加载。在并行加载期间，禁止串行数据流。时钟通过2输入正或非门在CLK的低至高电平边沿完成，允许一个输入用作时钟使能或时钟禁止功能。保持CLK或CLK INH为高电平会禁止时钟;保持低电平使能另一个时钟输入。这允许系统时钟自由运行，并且可以通过另一个时钟输入停止命令。仅当CLK为高电平时，CLK INH才应更改为高电平。 CLR \覆盖所有其他输入，包括CLK，并将所有触发器复位为零。