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SN65LVDS95 LVDS serdes（串行器/解串器）发送器包含三个7位并行负载串行移位寄存器，一个7×时钟合成器和四个单个集成电路中的低压差分信号（LVDS）线路驱动器。这些功能允许21位单端LVTTL数据通过4对平衡线导体同步传输，以便由兼容接收器（如SN65LVDS96）接收。
发送时，数据位D0至D20各自在输入时钟信号（CLKIN）的上升沿加载到SN65LVDS95的寄存器中。 CLKIN的频率乘以七次，然后用于在7位片中串行卸载数据寄存器。然后将三个串行流和锁相时钟（CLKOUT）输出到LVDS输出驱动器。 CLKOUT的频率与输入时钟CLKIN相同。
SN65LVDS95无需外部元件，几乎不需要控制。数据总线在发送器的输入端和接收器的输出端看起来相同，数据传输对用户是透明的。唯一的用户干预是可以使用关闭/清除（ SHTDN ）低电平有效输入来禁止时钟并关闭LVDS输出驱动器以降低功耗消费。该信号的低电平将所有内部寄存器清除为低电平。
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符合JEDEC和行业标准的元件认证，确保在扩展温度范围内可靠运行。这包括但不限于高加速应力测试（HAST）或偏压85/85，温度循环，高压釜或无偏HAST，电迁移，键合金属间寿命和模塑化合物寿命。此类鉴定测试不应被视为超出规定的性能和环境限制使用该组件的合理性。
| VIH (Min) (V) |
| VCC (Min) (V) |
| Rating |
| Package Group |
| Package Size: mm2:W x L (PKG) |
| Gbps per Serial Channel (Max) |
| ICC (Max) (mA) |
| Data Throughput (Mb/s) |
| Driver (RL) (Ohms) |
| Number of Parallel Inputs |
| Number of Parallel Outputs |
| Operating Temperature Range (C) |
| Output Compatibility |
| PLL Frequency (MHz) |
| Power Consumption (Nom) (mW) |
| Receiver (Vth) (mV) |
| Serial Data Receiver Channels |
| Serial Data Transmitter Channels |
| Signal Conditioning |
| Supply Voltage(s) (V) |
| Type of Line Circuit |
| VCC (Max) (V) |
| VCC (Nom) (V) |
| VIL (Max) (V) |
| SN65LVDS95-EP |
|---|
| 2 |
| 3 |
| HiRel Enhanced Product |
| TSSOP |
| 48TSSOP: 101 mm2: 8.1 x 12.5(TSSOP) |
| 1.36 |
| 110 |
| 170.625 |
| 100 |
| 21 |
| 0 |
| -40 to 85 |
| LVDS |
| 20 - 68 |
| 1 |
| +/-100 |
| 0 |
| 3 |
| No |
| 3.3 |
| LVDS |
| 3.6 |
| 3.3 |
| 0.8 |
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