SN65LVDS301 可编程 27 位显示屏串行接口发送器

SN65LVDS301串行器器件将27个并行数据输入转换为1,2或3个子低压差分信号（SubLVDS）串行输出。它从并行CMOS输入接口加载一个24位像素位和3个控制位的移位寄存器。除了27个数据位之外，器件还将一个奇偶校验位和两个保留位添加到一个30位数据字中。每个字通过像素时钟（PCLK）锁存到器件中。奇偶校验位（奇校验）允许接收器检测单个位错误。串行移位寄存器以像素时钟数据速率的30,15或10倍上载，具体取决于所使用的串行链路数。像素时钟的副本在单独的差分输出上输出。

FPC布线通常将SN65LVDS301与显示器互连。与并行信号相比，LVDS301输出可将互连的EMI显着降低20 dB以上。该设备本身的电磁辐射非常低，符合SAE J1752 /3'M'规范。

SN65LVDS301支持三种功耗模式（关断，待机和有源）以节省功耗。发送时，PLL锁定到输入像素时钟PCLK，并以数据线的线速生成内部高速时钟。并行数据在PCLK的上升沿或下降沿被锁存，由外部控制信号CPOL选择。串行数据显示在串行输出D0，D1，D2上，带有从内部高速时钟产生的重新创建的PCLK，输出在CLK输出上。如果PCLK停止，器件进入待机模式以节省功耗

并行（CMOS）输入总线提供总线交换功能。 SWAP引脚将像素数据的输入顺序配置为R [7：0]。 G [7：0]，B [7：0]，VS，HS，DE或B [0：7]。 G [0：7]，R [0：7]，VS，HS，DE。这使PCB设计人员能够灵活地将总线与主机控制器引脚排列匹配，或将发送器设备放置在PCB的顶侧或底部。

两条链路选择线LS0和LS1控制是否使用1,2或3个串行链接。 TXEN输入可用于将SN65LVDS301置于关断模式。如果输入时钟PCLK停止，SN65LVDS301进入有效待机模式。这样可以最大限度地降低功耗，而无需控制外部引脚。 SN65LVDS301的特点是可在40°C至85°C的环境空气温度下工作。所有CMOS输入均提供故障保护功能，以保护它们在上电期间免受损坏，并避免在上电期间电流流入器件输入。输入电压最高可达2.165 V，可用于所有CMOS输入，而V _DD 介于0V和1.65V之间。