SN65LVDS314 可编程 27 位串行至并行接收器

描述

SNCLVDS314接收器将与FlatLink™3G兼容的串行输入数据解串行并成为27个并行数据寄存器，在检查奇偶校验位之后，此寄存器从1,2或3个串行输入载入30个位，并且锁存24个像素位和3个控制位输出至并行CMOS输出。如果奇偶校验确认奇偶校验正确，通道奇偶校验错误（CPE）输出保持低电平。如果检测到奇偶校验错误，CPE输出生成一个高脉冲，而数据输出总线忽略刚刚接收到的像素。或者，最后一个数据字在下一个时钟周期内被保持在输出总线上。

串行数据和时钟通过超低压差分信令（subLVDS）线路接收。为了节能，SN65LVDS314支持三个运行模式（关断，待机和激活）。

当接收时，锁相环（PLL）锁定至下一个时钟CLK并且在数据线路的线路速率上生成一个内部高速时钟。使用此内部高速时钟将数据串行载入到一个的移位寄存器内。在从内部高速时钟中重新创建像素时钟PCLK时，被并行化的数据出现在并行输出总线上。如果没有出现输入CLK信号，在PCLK和DE被保持在低电平时，输出总线被保持在静止状态，而且所有其它并行输出被拉至高电平。

并行（CMOS）输出总线提供一个总线交换特性.SAWP（交换）控制位将输出像素数据的输出引脚顺序控制为R [7：0] G [7：0]，B [7：0]，VS，HS，DE或B [0：7]，G [ 0：7]，R [0：7]，VS，HS，DE。这为PCB设计人员提供了适当的灵活性来更好将总线与LCD驱动器输出引脚相匹配或者将接收器件放置在PCB的顶部或者底部.F /S控制输入在一个针对最佳EMI的慢速CMOS总线输出上升时间与功耗和针对增速或者更高负载设计的快速CMOS输出间进行选择。

Flatlink是德州仪器公司的商标。

两个链路选择线路LS0和LS1选择使用的1,2或3条串行链路.RXEN输入可被用于将SN65LVDS314置于一个关断模式中。如果CLK输入的共模电压被移位至VDDLVDS（例如，发送器将CLK输出释放为高阻抗状态），那么SN65LVDS314进入一个有源待机模式。这在无需切换一个外部控制引脚的前提下可大SN65LVDS314额定运行环境温度范围为-40°C至85°C。所有CMOS和subLVDS信号在V _DD = 0V时的耐压为2V。这一特性可实现V _DD 稳定前的信号加电。