具有双环 PLL 的三输入低噪声时钟抖动消除器
| Function | Dual-loop PLL |
| Number of outputs | 12 |
| RMS jitter (fs) | 100 |
| Output frequency (Min) (MHz) | 0.22 |
| Output frequency (Max) (MHz) | 2600 |
| Input type | LVCMOS, LVDS, LVPECL |
| Output type | LVCMOS, LVDS, LVPECL |
| Supply voltage (Min) (V) | 3.15 |
| Supply voltage (Max) (V) | 3.45 |
| Features | 0 Delay |
| Operating temperature range (C) | -40 to 85 |
- 超低均方根(RMS) 抖动性能
- 100fs RMS 抖动（12kHz 至20MHz）
- 123fs RMS 抖动（100Hz 至20MHz）
- 双环PLLATINUM?锁相环(PLL) 架构
- PLL1
- 集成低噪声晶体振荡器电路
- 输入时钟丢失时采用保持模式
- 自动或手动触发/恢复
- PLL2
- 标准化1Hz (PLL) 噪底为
–227dBc/Hz - 相位检测器速率最高可达155MHz
- OSCin 倍频器
- 集成低噪声压控振荡器(VCO)
- VCO 频率范围为2370MHz 至2600MHz
- 标准化1Hz (PLL) 噪底为
- PLL1
- 三个具有LOS 的冗余输入时钟
- 自动和手动切换模式
- 50% 占空比输出分配，1 至1045（偶数和奇数）
- 低电压正射极耦合逻辑(LVPECL)，低压差分信令
(LVDS) 或低电压互补金属氧化物半导体
(LVCMOS) 可编程输出 - 固定或可动态调节的精密数字延迟
- 模拟延迟控制（步长为25ps），最高可达575ps
- 1/2 时钟分配周期分步数字延迟，最高可达522 个
步长 - 13 路差分输出；最高可达26 路单端输出
- 多达5 个VCXO 和晶体缓冲输出
- 高达2600MHz 的时钟速率
- 0 延迟模式
- 加电时3 个缺省时钟输出
- 多模式：双PLL、单PLL 和时钟分配
- 工业温度范围：–40°C 至+85°C
- 3.15V 至3.45V 工作电压
- 封装：64 引脚超薄型四方扁平无引线(WQFN)
(9.0mm × 9.0mm × 0.8 mm)
LMK04816 器件是业界性能最为优异的时钟调节器，具备出色的时钟抖动消除、生成和分配等高级功能， 能够充分满足新一代系统要求。双环PLLATINUM 架构采用低噪声VCXO 模块可实现111fs 的RMS 抖动 （12kHz 至20MHz）或采用低成本外部晶振及变容二极管实现低 于200fs 的RMS 抖动（12kHz 至20MHz）。
双环路架构由两个高性能锁相环(PLL)、一个低噪声晶体振荡器电路以及一个高性能压控振荡器(VCO) 构 成。第一个PLL (PLL1) 具有低噪声抖动消除器功能，而第二个PLL (PLL2) 执行时钟生成。PLL1 可配置为 与外部VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。用于很窄 的环路带宽时，PLL1 使用VCXO 模块或可调晶体的优异近端相位噪声（偏移低于50kHz）清理输入时 钟。PLL1 的输出将用作PLL2 的清理输入参考，以锁定集成式VCO。可对PLL2 的环路带宽进行优化以清 理远端相位噪声（偏移高于50 kHz），集成式VCO优于VCXO 模块或PLL1 中使用的可调晶体。
