FPGA Verilog HDL系列实例—AD转换

Verilog HDL 之 AD转换

　　AD转换就是模数转换，顾名思义，就是把模拟信号转换成数字信号。我们所用的模数转换芯片是ADC0809。

　　ADC0809 8通道8位a/d转换器,ADC0809是带有8位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CMOS组件。它是逐次逼近式A/D转换器，可以和单片机直接接口。ADC0809由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。如图3.1所示。

　　　　　　　　　　　　　　　　图3.1 ADC0809的内部结构和引脚定义

　　如何学会使用一个自己曾经没有用过的芯片，最重要的是要学会看它的芯片手册，以及它的时序图。下面我们将看看是如何根据它的时序图完成对芯片的驱动的。

　　　　　　　　　　　　　　　　　　　　　　图3.2 ADC0809时序图

　　原理（好好理解一下，这样才能很好的根据时序图写出代码。）：START为转换启动信号。当START上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D转换；在转换期间，START应保持低电平。EOC为转换结束信号。当EOC为高电平时，表明转换结束；否则，表明正在进行A/D转换。OUTPUTENABLE为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。D7－D0为数字量输出线。CLK为时钟输入信号线。因ADC0809的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为500KHZ（程序中会有体现）。

Verilog HDL实现

实现步骤请参照【连载】 FPGA Verilog HDL 系列实例--------8-3编码器。这里就不再赘述。

设计文件输入Verilog HDL代码。

  1 //-------------------------------------------------------------------------------------------------
  2 //  3 // File        : ADC0809.v
  4 // Generated   : 2011-07-21
  5 // Author      : wangliang
  6 //  7 //-------------------------------------------------------------------------------------------------  8 `timescale 1 ns / 1 ps
  9  10  11 module ADC0809 ( seven_seg ,ale ,OE ,D ,EOC ,clk ,abc_in ,abc_out ,start ,rst );
 12  13 input            clk ;                    //系统时钟 14 input    [2:0]    abc_in     ;                //外部控制的通道选择信号 15 input    [7:0]    D ;                         //ADC0809传进来的数据 16 input             EOC ;                    //ADC0809转换完成信号标志 17 input             rst ;                    //系统 复位 18  19 output    [15:0]    seven_seg ;                  //FPGA给数码管的数据 20 output            ale ;                      //FPGA给ADC0809的地址锁存信号 21 output            OE ;                      //FPGA给ADC0809的使能信号 22 output    [2:0]    abc_out ;                  //FPGA给ADC0809的通道选择信号 23 output            start ;                      //ADC0809 转换开始信号 24  25 parameter    st0 = 3'b000, 26             st1 = 3'b001, 27             st2 = 3'b010, 28             st3 = 3'b011, 29             st4 = 3'b100, 30             st5 = 3'b101, 31             st6 = 3'b110 ; 32             
 33 reg     [2:0]    p_state  ;
 34 reg        [2:0]    n_state ;
 35 reg                ale_r    ;
 36 reg                OE_r    ;
 37 reg                start_r    ;
 38 reg        [7:0]    reg1    ;
 39 reg        [7:0]    qq        ;
 40 wire     [2:0]    state    ;
 41  42 assign             state = p_state ;
 43  44 always @ (posedge clk or negedge rst)
 45 begin
 46      if ( rst== 1'b0 ) begin 47         p_state <= st0    ;
 48         qq <= 8'b0        ; 49             
 50     end
 51     else    begin
 52         qq <= qq + 1'b1; 53         if ( ( qq >= 8'b0100_0010) && ( clk == 1'b1 ) ) begin
 54             qq <= 8'b0; 55             p_state <=#1 n_state;
 56         end
 57         
 58     end
 59 end
 60  61 assign    ale = ale_r    ;
 62 assign    OE = OE_r     ;
 63 assign    start = start_r     ;
 64  65 assign abc_out =  abc_in ;
 66  67 always @ ( EOC ,p_state )
 68   begin
 69       case ( p_state )
 70         st0 :begin
 71             ale_r <= #1 1'b0; 72              start_r <= #1 1'b0; 73             OE_r <= #1 1'b0; 74             n_state <=#1 st1;
 75         end
 76         st1 :begin
 77             ale_r <= #1 1'b1; 78              start_r <= #1 1'b0; 79             OE_r <= #1 1'b0; 80             n_state <=#1 st2;
 81         end
 82         st2 :begin
 83             ale_r <= #1 1'b0; 84              start_r <= #1 1'b1;     85             OE_r <= #1 1'b0; 86             n_state <=#1 st3;
 87         end
 88         st3 :begin
 89             ale_r <= #1 1'b0; 90              start_r <= #1 1'b0;     91             OE_r <= #1 1'b0;  92             if ( EOC == 1'b1 ) 93                 n_state <=#1 st3;
 94             else 95                 n_state <=#1 st4;
 96                 
 97         end
 98         st4 :begin
 99              ale_r <= #1 1'b0;100              start_r <= #1 1'b0;    101             OE_r <= #1 1'b0; 102             if ( EOC == 1'b0 )103                 n_state <=#1 st4;
104             else105                 n_state <=#1 st5;
106         end
107         st5 :begin
108              ale_r <= #1 1'b0;109              start_r <= #1 1'b0;    110             OE_r <= #1 1'b1; 111             n_state <=#1 st6;
112         end
113         st6 :begin
114              ale_r <= #1 1'b0;115              start_r <= #1 1'b0;    116             OE_r <= #1 1'b1; 117             reg1 <=#1  D ;
118             n_state <=#1 st0;
119         end
120         default :begin
121              ale_r <= #1 1'b0;122              start_r <= #1 1'b0;    123             OE_r <= #1 1'b0; 124             n_state <=#1 st0;
125         end
126         endcase
127         
128 end
129     
130 /********************  数码管显示译码部分 ***********************************/131 reg        [7:0]    Y_r_1;
132 reg        [7:0]    Y_r_2;
133 134 assign seven_seg[7:0] ={1'b1,(~Y_r_1[6:0])};135 assign seven_seg[15:8] = {1'b1,(~Y_r_2[6:0])};136 137 always @(reg1[3:0] )
138     begin
139         Y_r_1 = 7'b1111111;140         case (reg1[3:0] )
141                 4'b0000: Y_r_1 = 7'b0111111; // 0142                 4'b0001: Y_r_1 = 7'b0000110; // 1143                 4'b0010: Y_r_1 = 7'b1011011; // 2144                 4'b0011: Y_r_1 = 7'b1001111; // 3145                 4'b0100: Y_r_1 = 7'b1100110; // 4146                 4'b0101: Y_r_1 = 7'b1101101; // 5147                 4'b0110: Y_r_1 = 7'b1111101; // 6148                 4'b0111: Y_r_1 = 7'b0000111; // 7149                 4'b1000: Y_r_1 = 7'b1111111; // 8150                 4'b1001: Y_r_1 = 7'b1101111; // 9151                 4'b1010: Y_r_1 = 7'b1110111; // A152                 4'b1011: Y_r_1 = 7'b1111100; // b153                 4'b1100: Y_r_1 = 7'b0111001; // c154                 4'b1101: Y_r_1 = 7'b1011110; // d155                 4'b1110: Y_r_1 = 7'b1111001; // E156                 4'b1111: Y_r_1 = 7'b1110001; // F157                 default: Y_r_1 = 7'b0000000;158             endcase
159     end
160 161     always @( reg1[7:4] )
162     begin
163         Y_r_2 = 7'b1111111;164         case ( reg1[7:4] )
165                 4'b0000: Y_r_2 = 7'b0111111; // 0166                 4'b0001: Y_r_2 = 7'b0000110; // 1167                 4'b0010: Y_r_2 = 7'b1011011; // 2168                 4'b0011: Y_r_2 = 7'b1001111; // 3169                 4'b0100: Y_r_2 = 7'b1100110; // 4170                 4'b0101: Y_r_2 = 7'b1101101; // 5171                 4'b0110: Y_r_2 = 7'b1111101; // 6172                 4'b0111: Y_r_2 = 7'b0000111; // 7173                 4'b1000: Y_r_2 = 7'b1111111; // 8174                 4'b1001: Y_r_2 = 7'b1101111; // 9175                 4'b1010: Y_r_2 = 7'b1110111; // A176                 4'b1011: Y_r_2 = 7'b1111100; // b177                 4'b1100: Y_r_2 = 7'b0111001; // c178                 4'b1101: Y_r_2 = 7'b1011110; // d179                 4'b1110: Y_r_2 = 7'b1111001; // E180                 4'b1111: Y_r_2 = 7'b1110001; // F181                 default: Y_r_2 = 7'b0000000;182             endcase
183     end
184     
185 endmodule

　　上面一长串代码，刚接触的人一看可能会头大，但要是仔细分析一下，就会很好理解了。本实现有三部分组成：

　　1.第44行~第59行：时钟分频，系统时钟为50MHZ，ADC0809的驱动频率不需要这么快，所以需要分频。一般在500KHZ左右，实例中用的是750KHz。

　　2.第67行~第128行：对ADC0809时序的实现。自己好好理解下哦。一次模数转换经过6个步骤完成。第3步和第4步需要查看EOC的状态来确定是否将模拟数据转换完毕。

　　3.第137行~第183行：将模拟数据转化到的数字数据输出到2个数码管上。图3.3是ADC0809的外部接口。

　　　　　　　　　　图3.3 ADC0809的外部接口

分配引脚：

　　clk接系统时钟，rst接复位信号，abc_in[2..0]接三个按键，seven_seg[15..0]接2个七段数码管，其余的是ADC0809上的型号，这是由硬件连线决定的，只要搞清楚它们是输入还是输出就行了。

实验结果：

　　将三个按键都关闭，选择0通道，这样，当旋转按钮的时候，在2个七段数码管上就能显示数值。这就完成了将模拟数据转化为数字量的验证。

审核编辑：刘清

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  cpld\fpga\verilog hdl视频教程入门篇：第1讲、FPGA设计基础（PDF、视频）第2讲、FPGA设计入门（视频、课后习题）第3讲、VerilogHDL

2009-03-26 16:37:40

[推荐]cpld\fpga\verilog hdl视频教程

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2009-03-09 22:56:25

《FPGA应用开发入门与典型实例》扫描版[PDF]

本帖最后由普莱斯队长于 2013-1-3 12:33 编辑文件太大，内容介绍：本书全面讲解了FPGA系统设计的背景知识、硬件电路设计，硬件描述语言Verilog HDL的基本语法和常用语

2012-12-28 18:38:42

【FPGA学习】Verilog HDL有哪些特点

层次设计，可使用模块实例结构描述任何层次；• 设计的规模可以是任意的，语言不对设计的规模大小施加任何限制；• Verilog HDL 不再是某些公司的专有语言而是 IEEE 标准；• Verilog

2018-09-18 09:33:31

【特权同学推荐】Verilog HDL语法学习教程及135个设计实例

行Verilog HDL建模。FPGA软件无线电开发（全阶视频教程+开发板+实例）详情链接：http://url.elecfans.com/u/5e4a12f2ba手把手教你设计人工智能芯片及系统（全阶

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如何对Verilog HDL的复位激励进行测试

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如何用VHDL、Verilog HDL实现设计输入？

如何在ALTERA公司的Quartus II环境下用VHDL、Verilog HDL实现设计输入，采用同步时钟，成功编译、综合、适配和仿真，并下载到Stratix系列FPGA芯片EP1S25F780C5中。

2021-04-15 06:19:38

浅谈Verilog HDL测试激励之时钟激励

（76）Verilog HDL测试激励：时钟激励31.1 目录1）目录2）FPGA简介3）Verilog HDL简介4）Verilog HDL测试激励：时钟激励35）结语1.2 FPGA简介FPGA

2022-02-23 07:33:53

设计与验证Verilog HDL FPGA设计与验证的好书

本帖最后由 eehome 于 2013-1-5 10:01 编辑 EDA先锋工作室的精品书籍，国内少有的系统讲述FPGA设计和验证的好书，特别是验证部分很精华，现在和大家分享，同时附上本书的实例源代码和Verilog HDL语法国际标准。

2011-08-02 14:54:41

Verilog HDL Synthesis (A Pract

Verilog HDL Synthesis (A Practical Primer)

2009-02-12 09:36:24

Verilog HDL综合实用教程

Verilog HDL 综合实用教程第1章基础知识第2章从Verilog结构到逻辑门第3章建模示例第4章模型的优化第5章验证附录A 可综合的语言结构附录B 通用库

2009-07-20 11:21:13

FPGA的编译之二、Verilog HDL语言的FPGA快速

This manual describes the Verilog portion of Synopsys FPGACompiler II / FPGA Express application

2009-07-23 10:01:29

基于Verilog HDL语言的FPGA设计

采用 Verilog HDL 语言在Altera 公司的FPGA 芯片上实现了RISC_CPU 的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用Verilog HDL语言的优越性.关键词

2009-08-21 10:50:05

用Verilog HDL实现I2C总线功能

简述了I2C总线的特点；介绍了开发FPGA时I2C总线模块的设计思想；给出并解释了用Verilog HDL实现部分I2C总线功能的程序，以及I2C总线主从模式下的仿真时序图。

2009-10-19 10:49:16

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Verilog-HDL实践与应用系统设计

Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;

2009-11-14 22:57:40

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Verilog hdl教程实例

Verilog hdl教程实例【例 3.2】4 位计数器module count4(out,reset,clk);output[3:0] out;input reset,clk;reg

2010-02-09 09:41:01

Verilog HDL华为入门教程

Verilog HDL 华为入门教程本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL设计方法，初步了解并掌握Verilog HDL语言的基本要素，能

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什么是Verilog HDL？

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Verilog HDL语言简介

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VHDL和Verilog HDL语言对比

VHDL和Verilog HDL语言对比 Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL

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PLD/FPGA硬件语言设计verilog HDL

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Verilog HDL程序设计教程_王金明

《Verilog HDL 程序设计教程》对Verilog HDL程序设计作了系统全面的介绍，以可综合的设计为重点，同时对仿真和模拟也作了深入的阐述。《Verilog HDL 程序设计教程》以Verilog-1995标准为基础

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本书以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等。

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本章讲述Verilog HDL指定用户定义原语UDP的能力。UDP的实例语句与基本门的实例语句完全相同，即U D P实例语句的语法与基本门的实例语句语法一致。verilog相关教程材料，有兴趣的同学可以下载学习。

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Verilog HDL程序设计教程-人邮

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Verilog HDL数字设计与综合_夏宇闻译（第二版）

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设计与验证，很不错的一本书，《设计与验证》以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容

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节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。

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