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图5
由此可见，这里延时等待的时间必须刚好是指令周期。即系统指令周期为20ns*12=240ns，那么我们外部计数周期也是20ns的情况下，一般取等待时钟数为12的倍数即可。否则就会出现图3和图4的“毛刺”，其中原因特权同学不好妄下定论，恐怕和器件本身的内部处理机制有关。
- 试用手记：为国产FPGA正名(五，外扩SFR使用)
图5
由此可见，这里延时等待的时间必须刚好是指令周期。即系统指令周期为20ns*12=240ns，那么我们外部计数周期也是20ns的情况下，一般取等待时钟数为12的倍数即可。否则就会出现图3和图4的“毛刺”，其中原因特权同学不好妄下定论，恐怕和器件本身的内部处理机制有关。
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