浮点矩阵相乘实现 - 基于Altera浮点IP核的浮点矩阵相乘运算的实现和改进设计

　　3 浮点矩阵相乘实现

　　3.1 模块总体实现

　　按照上述改进方案，ROM地址表在控制模块的控制下产生一组地址信号控制双口RAM组进行并行输出，保证了浮点乘加模块计算的准确性。其中控制模块为设计的关键部分，用于产生所有模块的控制信号，实现同步计算。分为a_cntrl、b_cntrl、cache、outcntrl四部分控制信号以及一路计数信号用于ROM地址查询，内部由一个状态机和逻辑单元组成，状态机用于产生矩阵A、B的read开始、latch锁存、地址叠加信号的转换。控制模块的时序仿真如图3所示。

　　图3在全局同步信号时钟sysclk、复位reset、使能enable的作用下，当calcmatrix信号为‘1’时，开始计算并生成输出控制信号。其中a_cntrl部分用于控制矩阵A数据加载模块，主要包含地址信号readaa和锁存信号latchaa，来一个锁存高电平则存储A矩阵数据readaa；b_cntrl部分则对应于矩阵B的控制，输入B矩阵数据readbb；cache部分用于控制数据缓存部分串行输入并行输出，包含着相应的读地址信号cacherdadd、写地址信号cachewradd、cache选择信号cachemesel，三者同步控制并行输出；outcntrl部分是整个系统的输出控制部分，在准备信号ready之后，出现outvalid高电平，表示输出数据有效，同时完成信号done为低电平。为使矩阵A、B数据能同时加载到浮点乘加模块上，需要使一个readaa值对应于readbb的columnsbb个数据。在本设计中使用的是A9×16数据与B16×8数据进行计算，生成的outvalid有9个脉冲，每个脉冲包含8个矩阵输出数据。

　　对于A、B矩阵的数据加载，采用的是串行输入并行输出的控制器，由移位寄存器组成，当计数器计数到端口输出值时（如端口并行输出8个数则计数到8），并行输出数据。

　　浮点乘加模块采用并行相乘、并行相加的方式。由于考虑到精度问题，采用浮点位数转换，将32 bit的输入数据进行浮点扩展为42 bit，再进行乘加运算，最后再将42 bit数据转换为32 bit数据。采用三级流水线的方式，进行并行乘加运算，提高设计系统性能。

　　在双口RAM组的实现上，是将一组simple dualport ram［3］并列成一个RAM组。输入由矩阵A、B的数据信号和ROM输出的地址信号组成；输出就是一路矩阵A数据和一路矩阵B数据，数据深度与vectorsize等同。其中每一个RAM的深度为rowsaa×columnsbb/vectorsize，保证数据的可重用性，同时相对应的ROM中存储的地址信号分别为：

　　A：1 2 1 2 3 3 1 2 3 4 4 4 1 2 3 4 5 5 5 5 1 2 3 4 5 6 6 6 6 6 ……

　　B：1 1 2 2 1 2 3 3 3 1 2 3 4 4 4 4 1 2 3 4 5 5 5 5 5 1 2 3 4 5 ……

　　以此类推即可得到相应的地址信号查找表。

　　在数据缓存模块的设计上也采用串行输入并行输出的方式。使用移位寄存器的方式实现，在并行浮点相加部分类似于上述的并行乘加［4］计算，采用多级流水线并行相加的方式完成。