SOC时序分析中的跳变点

　　跳变点是所有重要时序分析工具中的一个重要概念。跳变点被时序分析工具用来计算设计节点上的时延与过渡值。跳变点的有些不同含义可能会被时序分析工程师忽略。而这在SOC设计后期，也就是要对时序签字时可能会导致问题。后端设计工程师要知道跳变点的概念及其含义，这个非常重要。这也正是本文目的之所在。

　　1.跳变点定义：

　　跳变点可定义为逻辑高电平的百分比，作为测量压摆率和时延值的参照。图1(a)演示的是压摆率跳变点。

　　图1(a)

　　图1(b)演示的是时延跳变点。

　　图1(b)

　　跳变点用来描述标准单元或硬模块(IP)等的引脚过渡值特征，同时检查SoC时序。通常跳变点的值在时序模型(自由格式)中提及，时序分析工具在计算时延和压摆率时会使用这些值。

　　2.如何固定跳变点：

　　在描述标准单元或硬模块(IP)特征时，跳变点对于特定的技术节点是固定的。将跳变点固定的目的是确保测量的时延/压摆率接近实际(Spice)的波形。如图2(a)所示，当跳变点位于切换波形的线性区(20%-80%)时，压摆率值比位于非线性区(10%-90%)时要令人乐观。

　　图2(a)

　　通常情况下，在过渡跳变点位于线性区时，时序工具计算的单元时延更接近Spice结果。

　　同时，晶体管的电压阈值(Vt)特性对于决定跳变点发挥了重要作用，因为输出波形在输入电压超过晶体管的Vt值后会发生线性化[1]。

　　时延阈值在输入和输出波形的线性区是固定的。只要时延跳变点位于波形的线性部分，那么时延跳变点是20-80还是50-50都没有关系。

　　3.自由格式提及的跳变点句法[2]

　　下面给出的是典型时序模型(.liberty文件)的快照，以指示正在使用的跳变点

　　input_threshold_pct_rise:50;

　　input_threshold_pct_fall:50;

　　output_threshold_pct_rise:50;

　　output_threshold_pct_fall:50;

　　slew_lower_threshold_pct_rise:20;

　　slew_lower_threshold_pct_fall:20;

　　slew_upper_threshold_pct_rise:80;

　　slew_upper_threshold_pct_fall:80;

　　4.时序工具如何处理跳变点来计算时延

　　a)当跳变点对于界面都相同时：

　　图3(a)描述了驱动程序和负载具有相同时延阈值时的情况。

　　在给出的示例中，两者都为50%。

　　图3(a)

　　此时，，考虑压摆率降级(由网络引起)后，时序工具计算的驱动程序达到其50%的逻辑高值和负载达到其50%的逻辑高值时两者之间的时间差。

　　类似的解释对于特定单元的输入和输出产生的下降信号和时延同样适用。压摆率值根据.lib中提及的变量进行计算。

　　b)当跳变点对于一个界面而不同时

　　(i)20%比50%：

　　图4(a)描述了驱动程序时延跳变点为20%而对负载单元跳变点为50%的情况。

　　在这种情况下，与负载信号相比，驱动程序的信号会快速达到其时延跳变点值。因此此类界面的网络时延会大于驱动程序也达到50%情形下的时延[图3(a)]。

　　图4(a)

　　时序工具可通过线性或非线性扩展计算网络上出现的额外时延。

　　(ii)50%比20%

　　图4(b)描述了驱动程序跳变点为50%而负载单元的跳变点为20%的情形。

　　在这种情况下，与驱动信号相比，负载的信号会更早达到其时延跳变点值。这种情况通过时序工具借助扩展(线性或非线性)来进行处理。

　　图4(b)

　　这里需要注意的是：在这种情况下，扩展会引起“负时延”。

　　应注意：尽管现实世界不能在时域中后向穿越，但是时序工具需要将这种时延考虑在内，这样，从开始点(在本例中为驱动单元的输入引脚)到终端点(在本例中为负载单元的输出引脚)的整体路径时延接近现实世界时延(Spice)。

　　5.与跳变点相关的其他问题：

　　(i)SDF中的负时延：在通过时序工具完成扩展后产生的负时延将以标准时延格式(SDF)进行复制，用于门级模拟。不希望发生这种情况，因为门级模拟器无法处理负时延。

　　它们要么标志错误消息要么表示此类情况的零时延。作为一种变通方法，可编写一个脚本(附录A)，根据所计算的负时延，增加(或减少)负载单元(或驱动单元)时延。

　　(ii)端口和IO单元之间的附加时延：

　　通常时序工具报告端口到I/O单元的时延。在硅片上，该网络作为接合线出现在芯片外部。因此，对于该网络物理信息不能进行量化。

　　时序工具提供此类网络的时延报告。原因包括：

　　a)由于没有时序模型可用于端口，因此时序工具采用用户定义的或默认跳变点和电压电平计算时延。

　　b)由于假定跳变点和端口w.r.tI/O单元跳变点的电压电平值之间有差额。图5(a)和图5(b)描述了此类情况。

　　图5(a)

　　图5(b)

　　要克服这种情况，可执行以下操作：

　　1)为与I/O单元的端口相同的端口定义运行条件。

　　2)编写脚本为此类网注释零时延。

　　(iii)带有丢失跳变点的库

　　如果我们拥有不包含跳变点阈值或电压电平值的时序模型，那么来自/到此类模型的界面的时延可能不正确。因为时序工具使用跳变点和电压电平的默认值，分析这些路径。作为一种变通方法，用户应在向负责库的人员进行咨询后，再定义跳变点。

　　6.如果不通过时序工具进行扩展会怎样：激烈。这可能会导致芯片故障，因为使用时序工具计算的时延不接近Spice值。如果可以为跳变点不同的界面进行Spice分析，应当是一种很好的操作方法。

　　如果对SOC中所使用的所有模型(硬模块)使用同样的跳变点，应当是一种很好的操作方法。

　　这完全可以消除因阈值不同所产生的问题。

　　7.Spice合作关系：

　　对多阈值路径进行Spice分析，是增强信心并解决时序问题的好方法。

　　尽管在Spice世界，阈值实际并不存在。在时序模型中使用它们是为了简化时序分析工具。

　　时序工具提供一个选项，复制出特定时序路径的spice网列表。除了spice网列表外，还复制出包含输入矢量的激励文件。复制出的spice网列表可能不包含针对时序路径中标准单元和/或硬模块的spice网列表。

　　Spice模拟工具可读取复制的spice网列表和标准单元/硬模块的spice网列表，然后提供激励文件来模拟重要路径。

　　需要通过分析生成的波形，查看路径是否满足时序要求。测量SPICE中此类路径的时延和过渡值时需要谨记：要采用与时序模型中所提及的跳变点相同的跳变点。

　　8.扩展类型：

　　大多数行业标准工具使用线性或非线性扩展作为其运作方式

　　a)线性扩展：在该方法中，工具假定不同阈值的线性斜坡。

　　该方法使用相似三角形的概念扩展驱动程序到负载单元的时延。

　　b)非线性扩展：此时，工具使用电流源模型来定义坡道。这需要通过复杂的数学方程来计算时延。

　　总之，本文以跳变点定义开始，然后阐释如何固定用于特定技术库的跳变点。然后本文论述了时序工具如何解释跳变点，以及当驱动程序与负载单元跳变点不同时可能会引发的问题。

　　附录 A：在SDF中考虑负互连时延的脚本

　　#!/usr/local/bin/perl

　　print "\n***************RUNNING PERL SCRIPT negaTIvedelinsdf_assarray.pl****\n\n";

　　if (!exists $ARGV[0] || !exists $ARGV[1]) { print "USAGE:: negativedelinsdf_assarray.pl \n\n"; exit;

　　}

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reADIng\n");

　　open(file1, ">$ARGV[1]") || die ("ERROR:: file $ARGV[1] cannot be opened for writing\n");

　　while()

　　{ $line = $_;

　　$line1 = $line;

　　$line =~ s/^\s+//g ;

　　if ( $line =~ "INTERCONNECT.*-[0-9]") ######## FINDING NEGATIVE INTERCONNECT ######

　　{

　　@array1 = split(/\s+/,$line);

　　$count = @array1;

　　if ($count == 4){ ## To accont for the fact that only one INTERCONNECT triplet is present

　　$array1[$count]= $array1[$count-1];

　　$count = $count + 1;

　　}

　　for($i=0;$i<= $count -3;$i++)

　　{print file1 "$array1[$i] ";}

　　$value2 = $array1[$count -1];

　　$value1 = $array1[$count -2];

　　$instance_name = $array1[2];

　　@instance = split(/\//,$instance_name);

　　$count2 = @instance;

　　$pin_name = $instance[$count2 -1]; ####### GETTING LOAD INSTANCE PIN NAME ###############

　　$instance_name =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g; ####### GETTING LOAD INSTANCE NAME ###############

　　if( $value1 =~ "::")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/::/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　print file1 "($correct_value1[0]::$correct_value1[1])";

　　}

　　elsif( $value1 =~ ":[^:]")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/:/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　$load_correct_value1_2{$instance_name} = $correct_value1[2];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　if($correct_value1[2] <= -0.0)

　　{$correct_value1[2] = "0.000";}

　　print file1 "($correct_value1[0]:$correct_value1[1]:$correct_value1[2])";

　　}

　　else{print file1 "$value1 ";}

　　if( $value2 =~ "::")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/::/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] ) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]::$correct_value2[1]))\n";

　　}

　　elsif( $value2 =~ ":[^:]")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/:/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　$load_correct_value2_2{$instance_name} = $correct_value2[2];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if($correct_value2[2] <= -0.0)

　　{$correct_value2[2] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] && $correct_value1[2] == $correct_value2[2]) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]:$correct_value2[1]:$correct_value2[2]))\n";

　　}

　　$load_instance{$instance_name} = $instance_name; ##SAVE ALL LOAD INSTACES FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　$load_pin{$instance_name.$pin_name} = $pin_name; ##SAVE ALL LOAD PINS FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　}

　　elsif ($line =~ "CELL" ) {

　　print file1 "$line";

　　$find = 0;

　　}

　　elsif($line =~ "INSTANCE ") ##CHECKING CORRESPONDING INSTANCES AND FIND FLAG = 1 IF FOUND######

　　{

　　print file1 "$line1";

　　@array2 = split(/\s+/,$line);

　　$instance_name2 = $array2[1]; ##GETTING THE LOAD INSTANCE NAME FOUND HERE##########

　　$instance_name2 =~ s/[()]//g;

　　$instance_definition{$instance_name2} = "$instance_name2" ;

　　if(exists $load_instance{$instance_name2}) ####COMPARE INSTANCE NAME WITH THAT SAVED IN ASSO ARRAY#####

　　{

　　if($load_instance{$instance_name2} eq "$instance_name2")

　　{$find = 1;}

　　}

　　elsif($line =~ "IOPATH" && $find == 1) ##AFTER INSTANCES ARE FOUND CHECKING FOR CORRSPONDING PINS######

　　{

　　@array4 = split(/\s+/,$line);

　　if ($array4[0] =~ "COND" ) { ## Take care of COND statements

　　$pin_name2 = $array4[3];

　　} else {

　　$pin_name2 = $array4[1];

　　}

　　if($line =~ "IOPATH" && exists $load_pin{$instance_name2.$pin_name2} ) {

　　if ( $load_pin{$instance_name2.$pin_name2} eq "$pin_name2" )

　　{

　　@array3 = split(/\s+/,$line);

　　$count3 = @array3 ;

　　@value_IOPATH = ""; # This is to initialize the array to blank

　　if ($array3[0] =~ "COND" ) {

　　for ($j=5; $j<=$count3 ; $j++) {

　　$value_IOPATH[$j-5] = $array3[$j];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 6) { #### In case there is only one triplet for COND.*IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[5];

　　#$value2_IOPATH = $array3[6];

　　}

　　$constant_fields = 4;

　　} elsif ($array3[0] =~ "IOPATH") {

　　for ($k=3; $k<=$count3 ; $k++) {

　　$value_IOPATH[$k-3] = $array3[$k];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 4) { #### In case there is only one triplet for IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[3];

　　#$value2_IOPATH = $array3[4];

　　}

　　$constant_fields = 2;

　　}

　　for($i=0;$i<= $constant_fields;$i++)

　　{print file1 "$array3[$i] ";}

　　if( $value_IOPATH[0] =~ "::") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/::/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) { ###the absolute value to negative delay is larger than the timing of load arc. ######

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2})

　　{ if( $load_correct_value1_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　print file1 "($correct_value1_IOPATH[0]::$correct_value1_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[0] =~ ":[^:]") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/:/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) {

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2}) {

　　if($load_correct_value1_1{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_2{$instance_name2}) {

　　if($load_correct_value1_2{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_2{$instance_name2}) < $correct_value1_IOPATH[2] ) {

　　$correct_value1_IOPATH[2] = $correct_value1_IOPATH[2] + $load_correct_value1_2{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　print file1 "($correct_value1_IOPATH[0]:$correct_value1_IOPATH[1]:$correct_value1_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[0] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　if( $value_IOPATH[1] =~ "::")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/::/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]::$correct_value2_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[1] =~ ":[^:]")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/:/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_2{$instance_name2}) {

　　if( $load_correct_value2_2{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_2{$instance_name2}) < $correct_value2_IOPATH[2] ) {

　　$correct_value2_IOPATH[2] = $correct_value2_IOPATH[2] + $load_correct_value2_2{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1] && $correct_value1_IOPATH[2] == $correct_value2_IOPATH[2]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]:$correct_value2_IOPATH[1]:$correct_value2_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[1] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　for ($m=2;$m<=$value_IOPATH_width;$m++) {

　　if (exists $value_IOPATH[$m]) {

　　$value_IOPATH[$m] =~ s/\)+/\)/; # To account for the brackets

　　print file1 " $value_IOPATH[$m]";

　　}

　　if ($array4[0] =~ "COND" ) { ## Extra bracket for COND statements

　　print file1 "))\n";

　　} else {print file1 ")\n";}

　　}

　　else

　　{print file1 "$line1";} #######DUMPING OUT OF SDF IN FILE1######################

　　}

　　else

　　{print file1 "$line1";}

　　}

　　close(file1);

　　close(fileA);

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reading\n");

　　print "\n\n#############REPORTING INSTANCES WHOSE DEFINITION IS NOT THERE IN THE SDF#############\n";

　　while()

　　{

　　$line2 = $_;

　　$line2 =~ s/^\s+//g ;

　　if ( $line2 =~ "INTERCONNECT.*-[0-9]")

　　{ @array4 = split(/\s+/,$line2);

　　$instance_name3 = $array4[2];

　　$instance_name3 =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g;

　　if(exists $instance_definition{$instance_name3})

　　{}

　　else

　　{print "$line2";}

　　}

　　close(fileA);

　　print "\n";

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2020-11-27 11:27:50

AD2S1210位置信号跳变

使用AD2S1210进行位置读取，在恒转速模式下，串口模式SPI读取的位置信号（12位）偶尔会出现异常跳变，如附件显示（读取的位置跳变误差，两个数据之间的时间为100us，单位弧度）。（电路输出

2018-11-25 19:47:28

AD2S1210数据跳变的原因？

首先说我的方案，是参考AD2S1210给的方案，基本照搬过来的，输出运放使用的AD8397，输入运放使用的AD8692。问题现象是AD2S1210在静止不动时，测量跳变非常小，只有1个Bit

2023-12-07 07:17:27

AD5324产生模拟电压DAC输出跳变

大家好！我想请教一个问题，我最近用AD5324用来产生模拟电压。当AD5324输出电压以步长0.05V/0.1秒，从0.5V变到0.8V的过程中，输出电压会出现超过1V的跳变，然后又恢复过来。最终

2018-09-13 14:16:11

AD5324用来产生模拟电压，输出电压会出现超过1V的跳变是为什么？

我想请教一个问题，我最近用AD5324用来产生模拟电压。当AD5324输出电压以步长0.05V/0.1秒，从0.5V变到0.8V的过程中，输出电压会出现超过1V的跳变，然后又恢复过来。最终输出停在

2023-12-18 08:08:45

AD7124-8用于8路热电偶测温时，温度跳变是由什么原因造成的？消除方法有哪些？

跳变，跳变出现在热电偶测温端（热端）同时放入水中时，此时温度跳变较剧烈，放入水中5~10秒后，跳变结束，测得的温度趋于正常，如果同时从水中拿出热电偶测温端时，也存在这种现象，如果把水杯换成温度标定用

2023-12-05 07:56:46

AD7656采样时有数据跳变是什么原因

各位好，感谢有这么一个共同交流的平台。现在AD7656采样时有数据跳变的问题，就是在RD_N为低期间并且应该在有效数据的期间会发生数据跳变，我没有检查到原因。首先是对reset的疑惑：1. spec

2018-09-21 14:39:22

AD7656采样时有数据跳变的问题怎么解决？

各位好，感谢有这么一个共同交流的平台。现在AD7656采样时有数据跳变的问题，就是在RD_N为低期间并且应该在有效数据的期间会发生数据跳变，我没有检查到原因。首先是对reset的疑惑

2023-12-19 08:13:05

AD7768采集数据出现跳变是为什么？

输入短接下的，AD采集的数据结果如图所示有规律的跳变，求助不知道为什么会这样

2023-12-04 06:37:40

ADC的调理电路导致中间位跳变

问题描述：设计一16位ADC数据采集装置，ADC芯片采用ADI公司的AD7655，调理电路采用TI公司的运放TLV2374，调试时发现经过调理电路采集到的数据中间位在跳变，奇怪的是不是末几位，而是

2014-05-21 18:01:08

ADL5304接通电源时，输出信号有跳变，请问是什么原因？

ADL5304输入端是光电二极管，二极管已经做了遮光处理（不漏光），但是接通电源时，ADL5304输出信号有跳变。下面有正常信号和跳变信号图片。附件正常信号输出.png459.2 KB干扰输出.png429.8 KB

2018-08-03 07:57:45

ADXL345读数跳变问题怎么解决？

ADXL读数跳变问题 Z轴垂直于平面，XY均在平面内的情况红色为X轴向，绿色为Y轴向，蓝色为Z轴向，XY轴向均出现±1g的跳变，Z轴向没有，降低传输速率亦存在 X轴垂直于平面，YZ在平面

2024-01-01 06:19:08

BK4813芯片项目灵敏度跳变

附件是接收部分芯片部分电路图，信纳比跳变幅度通常达到5db左右，偶尔能瞬间跳到没有信纳比后立刻恢复，请牛人能指点一下，谢谢。

2017-08-11 15:44:56

CAN通信控制的位时序逻辑--Bit Timing Logic具体实现

），并在该报文的传送过程中，每遇到一次从隐性值到显性值的跳变沿就进行一次重同步（软同步）。位时序逻辑还提供可编程的时间段来补偿传播延迟时间和相位漂移。主要程序代码如下：[code]//计数器

2018-12-20 11:40:50

DFT和BIST在SoC设计中的应用

虽然可测性设计(DFT)与内置自检(BIST)技术已在SoC(系统级芯片)设计中受到广泛关注，但仍然只是被看作“后端”的事。实际上，这些技术在器件整个设计周期中都非常重要，可以保证产品测试错误覆盖率

2011-12-15 09:53:14

ECCV18人脸对齐与跟踪怎么克服遮挡、姿态变化带来的特征点跳变？

ECCV18人脸对齐与跟踪如何克服遮挡、姿态变化带来的特征点跳变？

2020-06-10 14:15:09

FPGA时序分析

FPGA时序分析系统时序基础理论对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想在很短的时间限制里，让数据信号从驱动端完整

2012-08-11 17:55:55

FPGA时序时序分析中的基本概念

采用锁相环（pll）。 5. 时钟抖动Jetter时钟抖动(Jetter)是时钟沿距离其理想位置的偏离。在时序分析中理解时钟抖动非常重要，因为它在系统时序预算方面肩负关键角色。它还能帮助系统设计人员理解

2018-07-03 02:11:23

FPGA时序时序分析中的基本概念

2018-07-09 09:16:13

LSM303D数据读取一直在跳变

我这边是采用lsm303d读取三轴磁数据，现在寄存器按照st提供的驱动示例进行配置的，能够读出数据，但是在电路板不动的情况下，数据一直在跳变，同一个轴，一直在变，没有规律，当我在三轴的方向上放置一直

2019-04-16 06:36:22

LSM303D磁罗盘数据读取数据一直在跳变

2018-12-07 08:52:57

MATLAB如何找到数组中跳变的数值所在的坐标

A=[1 1 0 0 0 1 1 1 0 0 0 1]例如找到A中红色0的坐标位置，就像图片里的找到跳变的点的位置

2016-07-07 14:26:57

XR806芯片串口以及gpio的电平跳变是哪里来的

客户在测试时，发现开机的一瞬间串口以及部分gpio会有电平跳变，这个电平跳变的来源是哪里的，是否能消除掉的。客户设备在开机的时候PB2上的LED会闪烁一下，使用示波器抓有一段5毫秒左右的脉冲。

2021-12-29 06:20:15

[求助]28335的AD采集，前面一段数据出现了跳变

现象：采集的波形为幅度增大，相位不变的正弦波。实际采10个正弦波，但是在最前面出现了跳变：比如在 300 400 500 突然跳到了 100,200,300...，然后后续都是正常的波形。此外

2018-03-29 10:11:38

[求助]静态时序分析与时序仿真?

自己做了一个工程，静态时序分析的结果CLK信号的SLACK是负值（-7.399ns），书上说该值是负值时说明时序不对，但是我感觉时序仿真的结果是对的。是不是时序仿真波形正确就不用管静态时序分析的结果了？请高手指点

2010-03-03 23:22:24

ad2s1200的位置信息输出总是跳变180度

使用AD2S1200做旋变解码器，输出激励波形正常，输入正弦余弦波正常，读出的数据为0-1023 跳变到3072-4095，然后到0-1024跳变到3072-4095，中间1024-3071没有，请问什么原因,输出总是跳变180度

2018-12-25 14:08:32

adc0804电压表测量0-20v改中位平均滤波后跳变厉害

本帖最后由 gongjun1977 于 2013-6-11 08:16 编辑 adc0804电压表测量0-20v改中位平均滤波后跳变厉害adc0804电压表测量0-20v改中位平均滤波后跳变

2013-06-07 10:18:18

can总线位时序是什么

。• 相位缓冲段 1 和相位缓冲段 2：它们用于弥补跳变沿的相位误差造成的影响。通过重同步，这两个时间段可以被延长或缩短。• 采样点：这是读取总线电平并理解该位数值的时刻，它位于相位缓冲段 1 的终点。

2018-12-17 11:13:33

tc377调试pwm输入捕获，输入频率小于10hz时输入占空比就会跳变的原因？

我在调试pwm输入捕获遇到一个问题，我用的是tc377的板件，当输入频率小于10hz时输入占空比就会跳变（0和输入占空比之间）您能帮我简单的分析一下是什么原因造成的吗？有什么解决方案，或者在初始化时有什么滤波的结构体可以配置。谢谢

2024-03-05 06:39:05

vivado：时序分析与约束优化

转自：VIVADO时序分析练习时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习VIVADO软件时序分析的笔记，小编这里

2018-08-22 11:45:54

串口设备数据地址一直在跳变怎么办呢

移植RT_thread, 在调试串口过程中，串口设备数据地址一直在跳变，而且跳变的两个地址固定，很有可能是一直在复位。从复位入手，最后发现是copy了一个初始化了独立看门狗的.c文件，去使能独立看门狗，复位现象消失。...

2022-01-17 08:23:38

为什么DS18B20读出温度后会随机跳变？

最近客户寄回来几个有问题的18B20探头，有两个直接已经正负极短路了，有一个温度随机跳变，初步怀疑是静电或者过压将芯片弄坏了，但是又没办法验证。请教一下碰到类似问题的告诉一下具体是什么原因造成

2018-11-30 10:24:12

为什么得到的电容两端波形是这样的？不是电压不能跳变吗？

2018-04-14 21:10:30

为什么进行A/D转换时测得的数据跳变很大？

为什么在进行A/D转换时测得的数据跳变很大？

2019-09-09 05:55:02

使用STM32板卡采集lsm6dsl模块数据的过程中，三个方向的角速度存在跳变是为什么？

在使用STM32板卡采集lsm6dsl模块数据的过程中，可以稳定输出陀螺仪的角速度数据，但三个方向的角速度存在跳变。在我设置的高性能模式下，陀螺仪的量程为250dps，频率为52hz，跳变峰值为

2023-01-06 08:17:50

基于Astro工具的ASIC时序分析

的传送延时之差。其中，相同的环境指的是相同的输入信号、电源电压、环境温度、封装、负载等。目前的高性能缓冲器中典型的元件到元件偏斜约为500ps。时序分析为了保证同步系统的正常运行，所有的时序单元必须

2012-11-09 19:04:35

基于TMS320C54X系列DSP实现跳频通信网位同步方案

的。在图1中，从t0时刻开始提取一个码元长度的信号，通常在该段信号内包含着一个跃变点。若不存在跃变点，即码元准确同步，则跳频信号的幅度谱表现为如图2所示的单音信号形式。图2 同步时跳频信号幅度谱若在

2021-07-16 07:00:00

外接节点引起电压变化导致引脚跳变问题

P1_5的电平就会跳变导致电机自动打开，我在引脚外接了一个上拉电阻都没用，我现在怀疑是板子内部电压变化引起的引脚上电平的跳变，求教各位大神怎么样才能保持引脚上电平的稳定，先在此谢过了~

2015-09-05 11:25:53

如何利用FPGA进行时序分析设计

寄存器的时刻处于“信号跳变抵达窗口”内，才能保证不破坏latch寄存器的“信号电平采样窗口”。四、数据和时钟的时序分析如图 6所示，为分析建立时间/保持时间的基本电路图。Tclk1为Reg1的时钟延时

2018-04-03 11:19:08

如何用LabVIEW检测下降沿跳变

如何用LabVIEW检测信号的下降沿跳变并记录跳变次数

2012-03-05 15:49:07

如何用LabVIEW检测下降沿跳变

如何用LabVIEW检测信号的下降沿跳变并记录跳变次数

2012-03-05 15:51:52

求教，stm32怎么检测pwm电平跳变，

stm32pwm怎么检测电平跳变，跳变的时候能触发中断吗？

2017-08-21 15:13:46

浅析逻辑分析仪

。使用跳变定时，定时分析只保存信号跳变后采集的样本，以及与上次跳变的时间。毛刺捕获数字系统中毛刺是令人头疼的问题，某些定时分析仪具有毛刺捕获和触发能力，可以很容易的跟踪难以预料的毛刺。定时分析可以对输入

2015-11-05 11:43:56

液晶屏走线跳点问题解答

之外是不允许有交叉点（实在避免不了的情况下，交叉点允许有少数，点亮时会看到大约1-2MM的小白点），为了避免有交叉点走出来的点被称为跳点。不同显示材质的屏允许的跳点数不同，其中不同的引脚连接方式允许

2019-01-16 17:20:16

温度采集的AD转换输入的电压在几伏的跳变

用电阻分压的方式把电流转换为电压，再输入AD进行转换，输出的值在2伏上下跳动，我测了下输入的电压在几伏地跳变，而电流不会变，到底是什么干扰了输入电压呢，求解啊？

2019-02-13 06:36:19

热电偶温度跳变问题

本帖最后由 gk320830 于 2015-3-9 18:02 编辑我设计的热电偶温度电路总是在上下6度之间跳变，特别是加热时问题严重点，我用是0P07和LM358组成的，还用

2011-06-15 10:42:29

用EDMA传输大块数据的地址跳变问题

的文档中的地址跳变的值最大都是32767，无法完整跳16384个数的地址，请问如果遇到这种情况，该怎么实现？？谢谢~

2018-06-21 10:29:15

用FPGA对61580芯片进行读操作，读出的数据一直在不断跳变

各位大侠：您好！小弟最近在调试一块基于1553B总线的板卡，使用FPGA对基于1553B总线的61580芯片内的寄存器进行读操作时，用逻辑分析仪检测到数据总线上的数据在不断跳变（根据读时序要求，这段时间数据应该保持稳定不变），不知哪位大侠以前有没有遇到过类似情况，如何解决的，谢谢！

2011-07-08 21:46:11

电网EMS系统遥测数据跳变的原因及对策

的平衡点。这是由什么原因引起的呢？　　二、电网调度对遥测数据跳变的耐受性　　大多数省级EMS系统的汇总数据，比如水电总加、火电总加、风电总加等等，都会在通常平稳的运行曲线上，发生2-3次跳变。这种异常

2018-09-25 14:34:25

瞬态分析功能在脉冲、跳频及PLL频率锁定时间测试中的应用是什么

本文将重点介绍瞬态分析功能在脉冲、跳频及PLL频率锁定时间测试中的应用。

2021-06-17 10:37:30

请教如何做时序分析

2013-06-01 22:45:04

请问一下基于计数器的随机单输入跳变测试序列是怎么生成的？

2021-04-29 06:55:23

起始点的跳变

起始点的跳变对于具体的电网络，系统的        状态就是系统中储能

2009-09-10 12:18:50

采用AD603对传感器接收到的信号放大时，遇到信号跳变怎么解决？

采用AD603对传感器接收到的信号放大时，遇到信号跳变问题。采用AD603进行程控放大，把前面的串扰缩小，对有效信号进行放大，在有效信号放大时检测到输出端信号引入一个跳变。上图是前后的放大倍速

2023-11-14 06:07:42

飞思卡尔MK66单片机flex timer模块占空比跳变

触发，频率是20KHz，但是发现在占空比逐渐增加时，产生了占空比跳变的现象，多次更改过寄存器值，仍不能解决。其中，FTM模块的初始化代码和占空比更新代码如下。占空比跳变时的图片如下.希望能得到各位大佬的帮助，知道原因。`

2020-05-05 17:41:23

高速电路信号完整性分析与设计—时序计算

高速电路信号完整性分析与设计—时序计算引入：在数字电路中，从一个芯片发信息A到另一个芯片变成信息B，那么这个数字系统失败；如何保证信息不变？关键点，就是在传输过程的任意点都保持时序的正确性。时序概念

2009-09-12 10:28:42

高速电路的时序分析

高速电路的时序分析电路中，数据的传输一般都是在时钟对数据信号进行有序的收发控制下进行的。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都会影响芯片的建立和保持时间，导致芯片无法

2012-08-02 22:26:06

Cadence高速PCB的时序分析

Cadence高速PCB的时序分析：列位看观，在上一次的连载中，我们介绍了什么是时序电路，时序分析的两种分类（同步和异步），并讲述了一些关于SDRAM 的基本概念。这一次的连载中，

2009-07-01 17:23:27

Cadence高速PCB的时序分析

Cadence 高速 PCB 的时序分析 1.引言时序分析，也许是 SI 分析中难度最大的一部分。我怀着满腔的期许给 Cadence 的资深工程师发了一封 e-mail，希望能够得到一份时序分析的案

2010-04-05 06:37:13

时序约束与时序分析 ppt教程

时序约束与时序分析 ppt教程本章概要:时序约束与时序分析基础常用时序概念QuartusII中的时序分析报告设置时序约束全局时序约束个别时

2010-05-17 16:08:02

静态时序分析在IC设计中的应用

讨论了静态时序分析算法及其在IC 设计中的应用。首先,文章讨论了静态时序分析中的伪路径问题以及路径敏化算法,分析了影响逻辑门和互连线延时的因素。最后通过一个完整的IC 设计

2011-12-20 11:03:16

静态时序分析基础及应用

_静态时序分析（Static_Timing_Analysis）基础及应用[1]。

2016-05-09 10:59:26

基于时序路径的FPGA时序分析技术研究

基于时序路径的FPGA时序分析技术研究_周珊

2017-01-03 17:41:58

静态时序分析基础及应用

2017-01-24 16:54:24

基于FPGA 和 SoC创建时序和布局约束以及其使用

，您经常需要定义时序和布局约束。我们了解一下在基于赛灵思 FPGA 和 SoC 设计系统时如何创建和使用这两种约束。时序约束最基本的时序约束定义了系统时钟的工作频率。然而，更高级的约束能建立时钟路径之间

2017-11-17 05:23:01

2417

静态时序分析基础与应用

STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。以分析的方式区分，可分为Path-Based及Block-Based两种。

2018-04-03 15:56:16

静态时序分析：如何编写有效地时序约束（一）

静态时序分析是一种验证方法，其基本前提是同步逻辑设计（异步逻辑设计需要制定时钟相对关系和最大路径延时等，这个后面会说）。静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能（这是仿真和逻辑分析

2019-11-22 07:07:00

3179

时序基础分析

时序分析是以分析时间序列的发展过程、方向和趋势，预测将来时域可能达到的目标的方法。此方法运用概率统计中时间序列分析原理和技术，利用时序系统的数据相关性，建立相应的数学模型，描述系统的时序状态，以预测未来。

2019-11-15 07:02:00

2570

正点原子FPGA静态时序分析与时序约束教程

静态时序分析是检查芯片时序特性的一种方法，可以用来检查信号在芯片中的传播是否符合时序约束的要求。相比于动态时序分析，静态时序分析不需要测试矢量，而是直接对芯片的时序进行约束，然后通过时序分析工具给出

2020-11-11 08:00:00

时序分析的静态分析基础教程

本文档的主要内容详细介绍的是时序分析的静态分析基础教程。

2021-01-14 16:04:00

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SOC时序分析中的跳变点

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