FPGA集成电路的动态老化试验

　　1 引言

　　FPGA 是现场可编程门阵列(Field ProgrammingGate Array)的缩写，用户可以编写程序对FPGA 内部的逻辑模块和I/O 模块重新配置，以实现芯片的逻辑功能。近年来，FPGA芯片以其大规模、高集成度、高可靠性、投资少、保密性好、开发方便、使用灵活、可在线编程等优点得到了广泛的应用。随着FPGA 电路在军工和航空航天领域的应用，其高可靠性尤为重要，为了提高电路的可靠性，最好的方法是对电路进行筛选，其中老化试验就是筛选过程中最为重要的环节之一。

　　考虑到FPGA 电路的工作模式比较复杂，外部需要存储器或者FLASH 对其进行配置，FPGA 才能动态工作，因此国内一般的FPGA 老化技术都采用了静态老化试验方法。这种静态老化试验方法存在着一定的缺陷，电路在老化过程中并没有受到真正的应力，因此并不能真正剔除掉早期失效的产品，其可靠性得不到保证。对FPGA 电路动态老化的研究，提高老化试验条件的严酷度，即可保证电路的高可靠性要求。

　　2 动态老化试验

　　集成电路的动态老化理论上要求电路在其最高温度工作条件下完全模拟实际工作状态，电路内部的逻辑单元都有机会得到翻转，对于一般数字集成电路都需要外部提供功能测试码来驱动电路工作。

　　对于FPGA 电路的动态老化试验来说，功能测试码是存储在外部存储器中的配置程序，将程序配置到FPGA 电路内部，使内部的门阵列全部工作起来，实现高覆盖率的逻辑节点的翻转，让其按照规定的功能工作。因此本研究工作的关键在如何进行FPGA电路的程序配置。

　　3 FPGA设计流程

　　完整的FPGA 设计流程包括逻辑电路设计输入、功能仿真、综合及时序分析、实现、加载配置、调试。FPGA 配置就是将特定的应用程序设计按FPGA设计流程转化为数据位流加载到FPGA 的内部存储器中，实现特定逻辑功能的过程。由于FPGA 电路的内部存储器都是基于RAM 工艺的，所以当FPGA电路电源掉电后，内部存储器中已加载的位流数据将随之丢失。所以，通常将设计完成的FPGA 位流数据存于外部存储器中，每次上电自动进行FPGA电路配置加载。

　　4 FPGA配置原理

　　以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100电路为例，FPGA的配置模式有四种方案可选择：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通过芯片上的一组专/ 复用引脚信号完成的，主要配置功能信号如下：

　　(1)M0、M1、M2：下载配置模式选择;

　　(2)CLK：配置时钟信号;

　　(3)DONE：显示配置状态、控制器件启动;

　　(4)PROG_B：初始化引出端;

　　(5)INT_B：配置延迟控制，配置错误显示;

　　(6)DOUT：菊花链中的配置数据输出。

　　(7)DIN：串行数据输入;

　　FPGA 电路在选定模式下的配置过程包括四个主要阶段：

　　(1)清除FPGA 电路内部配置存储器;

　　(2)初始化FPGA 电路配置逻辑功能;

　　(3)加载FPGA 电路配置数据流;

　　(4)FPGA 电路配置完成，启动电路就绪序列。

　　主串模式电路连接图见图1

 

　　图1 FPGA 配置主串模式连接图

　　系统或芯片上电后，信号引脚PROG_B被拉低，FPGA的配置RAM存储器清空;同样，PROG_B上的逻辑低电平将会复位配置逻辑，并使FPGA 保持在清空配置存储器状态。只要PROG_B 引脚保持低电平，则FPGA 将继续清空它的配置RAM存储器，并使INIT_B 信号保持为低电平以表明配置在被清空。

　　当PROG_B被释放时，FPGA将继续使INIT_B保持低电平，直到完成清空所有的配置存储器。FPGA 在INIT_B信号的上升沿检测其模式引脚M0、M1、M2。

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