通过电路板版图分析来降低抖动

通过电路板版图分析来降低抖动:大部分高速数字产品都使用时钟来进行系统定时同步，在一个时钟周期中必须完成一系列操作，包括一个逻辑深度内的所有门切换时延、芯片内部以及芯片之间的传播时延、互连引起的上升时间或充电时延、建立和保持时间，以及时钟与数据线之间的偏差等等。定时预算负责给每个时延源分配时间。本文介绍在满足功能要求的前提下，如何解决高速数字设计产品中定时预算、噪声预算和EMC测试要求所面临的挑战。
抖动指的是从一个周期到下一个周期之间，时钟或数据沿到达时间的变化。信号传播时延源可能是随机性的(当这个抖动无法预测时)，也可能是确定性的(当抖动量大小能够预测时，如当上升时间可与位周期相比时符号间干扰引起的抖动)。最后，设计人员必须给定时预算增加一个“裕量”，用来补偿无法准确预测的所有其他因素。不确定性越多，意味着需要越大的裕量来确保产品正确工作。
随着时钟频率的提高，时钟周期变得越来越短。设计人员努力通过缩减定时预算中每个项目的时间分配来达到更高的时钟频率目标。设计人员越能准确预计定时预算中的每项因素，需要的裕量就越小。裕量减小之后，相应地就能允许在继续满足定时预算的前提下来缩短时钟周期。
有一种确定性抖动是来自于总线中相邻导线之间的串扰(即使在低损耗互连中也不例外)。采用能够预测串扰的互连模型和一种能够分析定时中串扰效应的优秀仿真器，设计人员可以准确预测串扰引起的确定性抖动，从而可以将抖动预算降到最低并减小裕量。通过认识串扰引起的抖动来源，可以将其影响降到最低，并采取成本与性能之间的折中，使最终产品实现最优化。
串扰引起的抖动
当某根数据位导线上信号的到达时间受到相邻数据位导线上同时出现信号的影响时，便会发生串扰引起的抖动。
例如，考察一条包含三个数据位的简单总线(图1)，每根数据位导线为一条9英寸长的50欧姆表层线(线宽和间隔都是5 mil)。这条总线的中央数据位线将成为受扰线。设计人员可以在三种相应的条件下仿真接收器端的信号到达时间。可以仿真所有两根“入侵线”，即受扰线两侧的相邻数据位线，分别让它们停止传输信号、传输与受扰线相同的数据位，或传输与受扰线相反的数据位信号。仿真结果显示，受扰线上信号的到达时间与仿真条件有关(参见图2)。当其他数据位线停止传输信号时，总的时延为1.5ns左右，而其他两种条件下，根据总线上所传输的数据位模式，信号的到达时间变化为 ±0.1ns，或者说约为总时延的7％。
当“入侵线”与“受扰线”驱动同样的数据位时，受扰线上的时延增大。当“入侵线”上的数据位相反时，受扰线上的时延减小。如果在定时预算中忽略了这种形式的确定性抖动，产品就有可能出现故障(或者必须将所需的裕量增大)。耦合的容性或感性电流加到安静的导线上，将会影响到达时间和串扰引起的确定性抖动。虽然远端串扰和串扰引起的确定性抖动来源相同，但抖动幅度与总串扰无关，也与上升时间无关。信号传播速度的变化导致了串扰引起的确定性抖动，设计人员可以通过仔细设计来将其消除。设计一个包含大量串扰，却没有确定性抖动的系统是有可能的。
确定性抖动与信号速度
95%以上的电路板使用FR4材料。信号通过一条均质传输线的传播时延仅仅与信号传播时所面对的有效介电常数(kEFF)相关。如果kEFF约为3.5 (FR4表层线中的kEFF可能就是这个值)，则信号的传播速度大致为：12 英寸/ns/=6.4 英寸/ns。例如，一条9英寸长导线的时延约为：长度/6.4英寸/ns=9/6.4=1.4 ns。如果再加上因2pF输入门电容引起的上升时间变长而导致的0.1ns左右的时延，就得到了约1.5ns的总传播时延。
由总线上位模式引起的kEFF的任何变化都将影响所有数据线上的信号速度，而信号速度影响传播时延，反过来又会对抖动产生影响。但相邻信号线上的位模式怎么会影响受扰线上信号所面对的kEFF呢？答案全在于边缘场线。
当一条表层线导线与周围导线距离较远且相互隔离时(图3)，沿这条导线传播的信号的一些场线将仅仅分布在导线材料内部，而另一些场线则穿越空气分布在信号与返回路径之间。延伸到导线宽度之外的场线称为边缘场线。在一条50欧姆的FR4表层线中，信号与返回路径之间的电容约有一半是由边缘场引起的。
相邻入侵信号线的存在会影响受扰线的边缘场分布，具体情况取决于入侵线上的位模式。当两根入侵线携带与受扰线相同的数据位时，所有三条信号线上的电压相同，导线上方空气中的边缘场线很少。