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电子发烧友网>电子资料下载>可编程逻辑>EDA-教程>PCB设计规则>如何减少PCB设计中的错误提高效率

如何减少PCB设计中的错误提高效率

2017-11-28 | rar | 0.6 MB | 次下载 | 1积分

资料介绍

电路板设计是一项关键而又耗时的任务,出现任何问题都需要工程师逐个网络逐个元件地检查整个设计。可以说电路板设计要求的细心程度不亚于芯片设计。
  典型的电路板设计流程由以下步骤组成:
  如何减少PCB设计中的错误提高效率
  前面三个步骤花的时间最多,因为原理图检查是一个手工过程。想像一个具有1000条甚至更多连线的SoC电路板。人工检查每一根连线是冗长乏味的一项任务。事实上,检查每根连线几乎是不可能的,因而会导致最终电路板出问题,比如错误的连线、悬浮节点等。
  原理图捕获阶段一般会面临以下几类问题:
  ●下划线错误:比如APLLVDD和APLL_VDD
  ●大小写问题:比如VDDE和vdde
  ●拼写错误
  ●信号短路问题
  ●……还有许多
  为了避免这些错误,应该有种方法能够在几秒的时间内检查完整个原理图。这个方法可以用原理图仿真来实现,而原理图仿真在目前的电路板设计流程中还很少见到。通过原理图仿真可以在要求的节点观察最终输出结果,因此它能自动检查所有连接问题。
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