高分辨率ADC的板布线分析

分享到：高速ADC（模/数变换器）是各种应用领域（如质谱仪，超声，激光雷达/雷达，电信收发机模块等）中关键的模拟处理元件。无论应用是基于时域或频域，都需要ADC最高的动态性能。更快和更高分辨率的ADC，可使超声系统具有更详明的图像，使通信系统具有更高数据的处理能力。
　　随着14位或更高分辨率ADC的采样率继续提高到百兆采样范围，随之而来的是系统设计人员必须成为时钟设计和分配及板布线方面的专家。
　　本文描述的是系统设计方面的一些关键性问题，特别关注印制电路板（PCB）地和电源平面布线技术。现代化的ADC需要现代化的板设计。没有精确的时钟源或仔细设计的板布线，则高性能变换器将达不到其性能指标。
　　单IF外差接收机结构和高级的功率放大器线性化算法，正在对ADC性能提出要求。这样的系统正在把变换器的固有抖动性能推向低于1/2 PS。同样，测试仪器工程师需要在宽带内有非常低的噪声性能，以便高级频谱分析仪开发。
　　因此，高速数据变换系统中最重要的子电路是时钟源。这是因为时钟信号的定时精度会直接影响ADC的动态性能。
　　为了使这种影响最小，ADC时钟源必须具有非常低的定时抖动或相位噪声。若在选择时钟电路时不考虑这种因数，则系统动态性能不会好。这与前端模拟输入电路的质量或变换器的固有抖动性能无关。精确的时钟在精确的时间间隔总能提供沿转换。
　　实际上，时钟沿在连续变化的时间间隔到达。因此，这种定时的不确定性，可以借助数据变换过程综合评估采样波形的信噪比。
　　最大时钟抖动由下式确定：
　　Tj（rms）=（VIN（p-p） /VINFSR）×（1/（2（N+1）×π×fin）
　　假若输入电压（VIN）等于ADC的满标范围（VINFSR），则抖动要求变为ADC分辨率（N位）和被采样输入频率（fin）的因数。
　　对于70MHz 输入频率，总抖动要求是：
　　Tj（rms）=1× （1/215π×70×106））
　　Tj（rms）=140fs
　　由于很多系统通过背板或另外连接分配参考时钟，这会降低信号质量，所以，通常用本机振荡器（低相位噪声的VCXD）做为ADC的定时源。图1示出用NS公司的LMX2531时钟合成实现定时产生。连接到定时产生器的LMX2531由可编程分频器合成器输出，给出小于100毫微微秒的抖动性能。