verilog HDL的名词详细解释和简单复习资料免费下载

　　名词解释：

　　1.EDA：是电子设计自动化的缩写，EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

　　2.HDL：硬件描述语言，是一种以文本形式描述数字电路和数字系统的语言，是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。

　　3.FPGA （：现场可编程逻辑门阵列，它采用了逻辑单元阵列LCA这样一个概念，内部包括可配置逻辑模块CLB、输入输出模块IOB和内部连线三个部分。FPGA利用小型查找表（ 16×1RAM）来实现组合逻辑。

　　4.CPLD：复杂的可编程逻辑器件， 主要是由可编程逻辑宏单元围绕中心的可编程互连矩阵单元组成。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

　　5. IP： IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。

　　6. Testbench： 在设计数字电路系统时，通常将测试模块和功能模块分开设计，其中测试模块也称测试台（Testbench）。Testbench是通过对设计部分施加激励，然后检查其输出正确与否来完成其验证功能的。

　　7. reg： 是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg 只能在initial 和always中赋值。而reg 在过程赋值语句中使用。reg 型数据常用来表示always 模块内的指定信号，代表触发器。通常在设计中要由always 模块通过使用行为描述语句来表达逻辑关系。在always 块内被赋值的每一个信号都必须定义为reg 型。

　　8. wire： 是最常用的Net 型变量。wire 表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中， 即以assign 关键字指定的组合逻辑信号。Verilog 程序模块中输入、输出信号类型默认为wire 型。wire 型的变量综合出来一般是一根导线。

　　9.FSM（： 有限状态机。是由寄存器组和组合逻辑构成的硬件时序电路。是用来记录电路当前状态的一种电路结构。存储器记录电路当前状态，而组合逻辑用来根据当前状态和当前输入运算出电路的下一个状态。其分为两种：Meaiy机和Moore机。

　　10. 层次化设计：是Verilog HDL 设计描述的一种风格，而模块实例化是其具体的实现方式。其中一种是自顶向下设计，就是从整个系统设计的顶层开始，往下一层将系统划分为若干个子模块，然后再将每一个子模块又向下一层划分为若干的子模块。通过这样将整个系统逐次向下分解，一个顶层设计最后可以细分为若干较小的基本功能块，直到不能继续分解为止。