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The blocks in the AltLab library are used to manage design hierarchy and generate
RTL VHDL for synthesis and simulation.
The AltLab library contains the following blocks:
■ BP (Bus Probe)
■ Clock
■ Clock_Derived
■ Display Pipeline Depth
■ HDL Entity
■ HDL Import
■ HDL Input
■ HDL Output
■ HIL (Hardware in the Loop)
■ Quartus II Global Project Assignment
■ Quartus II Pinout Assignments
■ Resource Usage
■ Signal Compiler
■ SignalTap II Logic Analyzer
■ SignalTap II Node
■ Subsystem Builder
■ TestBench
■ VCD Sink
RTL VHDL for synthesis and simulation.
The AltLab library contains the following blocks:
■ BP (Bus Probe)
■ Clock
■ Clock_Derived
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■ HDL Entity
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