DSP设计面临的挑战及解决办法

多年来，数字信号处理器 （DSP） 设计人员一直在应付这样一项艰难的工作：提供占用空间小的高性能芯片，而且要不影响灵活性和软件的可编程能力。
　　由于新的应用程序发展速度惊人，提供的 DSP 必须在功率、性能和使用寿命上跟上这种速度，应对当前面临的挑战，并准备好应对未来的应用。这些高性能多核心 DSP被越来越多地应用在电信接入、改进数据率GSM服务（EDGE）和基础设施设备领域，用来处理语音、视频和无线电信号。
　　以前，电信设备制造商使用专用的 ASIC 或 DSP-ASIC 组合来达到自己的目标。现在，这些新的 DSP 可以替代那些繁琐的解决方案；如果足够强大，它们还可以实现以前的解决方案所无法实现的灵活性。对于那些必须在网络部署中持续使用多年的接入和基础设施设备，而言， 这些灵活的解决方案是大有裨益的。假如这些类型的设备和应用程序的使用寿命得到延长，那么，成功的关键就是灵活性、适应性和现场可编程性。
　　在目前的技术条件下，ASIC 在灵活性或现场可编程性方面不如 DSP，但 DSP 的能耗较大，这让芯片设计人员左右为难。不过，还是有希望：新一代的多核心 DSP 可以同时做到高性能和高能效。做到这点的技术是存在的，但必须先解决“功率耗散”（功率极限）问题。
　　功率极限
　　目前，芯片功率耗散的源头有两个：以泄漏形式出现的静态现象；以开关运算形式出现的动态现象。在采用 90 纳米和以下工艺的 CMOS 技术中，这种功率耗散现象最为明显。但是，新一代的 DSP 设计不仅能减轻和避开这种功率极限，而且实际上可以提高基础设施、接入和 EDGE 设备的处理能力，同时限制功率消耗和热量耗散。
　　部分特定CMOS 技术下的能耗界定的关键度量指标：
　　•电源电压
　　•门开关速度
　　•门输入电容
　　•门功耗
　　•每个 MAC 运算消耗的能源
　　研究表明，同等功能（如 MAC 单元）的功率密度（即单位面积的功率）在 0.13 微米（含）以上的芯片中相当稳定。但是，到达 90 纳米时，这个指标会突然升高。
　　
　　Power/Area versus Silicon Technology
　　功率/面积与硅技术