DSP处理器上并行实现ATR算法的方案解析

自动目标识别（ATR）算法通常包括自动地对目标进行检测、跟踪、识别和选择攻击点等算法。战场环境的复杂性和目标类型的不断增长使ATR算法的运算量越来越大，因此ATR算法对微处理器的处理能力提出了更高的要求。由于通用数字信号处理芯片能够通过编程实现各种复杂的运算，处理精度高，具有较大的灵活性，而且尺寸小、功耗低、速度快，所以一般选择DSP芯片作为微处理器来实现ATR算法的工程化和实用化。
    为了保证在DSP处理器上实时地实现ATR算法，用算法并行化技术。算法并行化处理的三要素是：①并行体系结构；②并行软件系统；③并行算法。并行体系结构是算法并行化的硬件基础，并行算法都是针对特定的并行体系结构开发的并行程序。根据DSP处理器的数目，ATR算法的并行实现可以分为处理器间并行和处理器内并行。处理器间并行是指多个DSP处理器以某种方式连接起来的多处理器并行系统，ATR算法在多个处理器上并行招待。根据处理器使用存储器的情况，多处理器并行系统又可分为共享存储器多处理器并行系统和分布式多处理器并行系统。处理器内并行是指在单个DSP处理器内通过多个功能单元的指令级并行（ILP）来实现ATR算法的并行化。本文分别对在共享存储器多处理器并行系统、分布式多处理器并行系统和指令级并行DSP处理器上并行实现ATR算法进行了探讨。
1 在共享存储器多处理并行系统上实现ATR算法
    在共享存储器多处理器并行系统中，各个处理器通过共享总线对所有的存储器进行操作，实现各个处理器之间的数据通信。而在任一时刻，只允许一个处理器对共享总线进行操作。所以处理器对存储器进行读/写操作时就必须先获得对共享总线的控制权，这通过总线仲裁电路实现。然而，由于所有的处理器只能通过一条共享总线对存储器进行访问，这在处理器数目比较多或者处理器之间频繁交换数据的情况下容易引起总线冲突和等待而降低整个并行系统的运行速度。共享存储器多处理器并行系统的优点是结构简单，当处理器的数目较少时，可以达到较高的加速比。
    ADSP2106x处理器支持最为常用的共享存储器多处理器并行系统，组成多处理器系统的每一片ADSP2106x的片内存储器统一编址，任一ADSP2106x可以访问其它任何一片ADSP2106x的片内存储器。由于片内SRAM为双口存储器，因而这种访问并不中断被访问处理器的正常工作。每个处理器片内SRAM既是该处理器的局部存储器，又是共享存储器的部分。在不增加辅助电容的情况下，通过外部总线接口直接相连的处理器数量最多为6个。由于每个处理器的工作程序放在其片内的双口SRAM中，因此各个处理器可以实现并行处理，这是ADSP2106x的存储器结构所决定的。
    ATR算法在共享存储器多处理器并行系统中实现时，在编写并行算法程序方面应当重点考虑的问题包括：
    （1）均衡地把任务分配给各个处理器
     ATR算法在共享存储器多处理器并行系统中实现任务级并行，因此必须把ATR算法划分为计算量均衡的多个任务，把各个任务分配给多个处理器，才能发挥多处理器并行系统的最大并行效率。
    （2）尽量减少多处理器之间数据通信
    由于多处理器只能通过一条共享总线对存储器进行访问，这在多处理器之间频繁交换数据的情况下容易引起总线竞争而降低整个并行系统的运行速度。
    （3）利用单个处理器的并行编程特性
    充分应用单个处理器的并行编程特性，有利于缩短各个处理器上任务的运行时间。例如，ADSP2106x的32位浮点运算单元包含一个乘法器、一个加法器和移位逻辑电路，它们并行工作；比特倒转寻址在傅立叶变换运算时非常有用；循环寻址在作卷积、数字滤波运算时经常用到等。
2 在分布式多处理器并行系统上实现ATR算法
    在分布式多处理器并行系统中，多处理器有各自独立的存储器，多个处理器通过通信口相连构成分布式多处理器并行系统。分布式多处理器并行系统的加速比和处理器的数目呈线性关系，所以只要增加处理器的数目，分布式多处理器并行系统的处理能力就能够成比例地增加。分布式多处理器比较适合于构成大规模并行系统。
    目前，计算量过大仍然是制约许多有效的ATR算法实时实现的个主要因素。ATR算法在分布式多处理器并行系统上实时实现是一个很有潜力的研究领域，特别在地基和天基雷达信号处理系统中有广阔的应用前景。分布式多处理器并行系统的连接方式有线形、树形、星形、网孔和超立方体结构等。树形和星形网络的优点是网络管理容易、数据通信进寻径简单；缺点是树形网络的根节点处理器和星形网络的中央节点处理器的输入/输出吞吐量大，易造成通信瓶颈。所以树形和星形网络不适合ATR算法各个任务数据通信量较大的应用场合。
    在分布式多处理器并行系统中并行实现ATR算法目前还处于研究的初始阶段，在编写并行算法程序应当重点考虑两个方面：
    （1）各处理器任务的均衡分配
     在分布式多处理器并行系统中处理器的数目通常较多，只有合理地对众多的处理器均衡地分配任务，才能最大地发挥并行系统的总体性能，提高并行系统的加速比。
    （2）处理器节点间的高效通信
    在分布式多处理器并行系统中数据通信都是点对点通信。即两个相邻的处理器之间通过通信口通信。因此需要合理安排各个处理器节点在网络结构中的位置，尽可能地缩短处理器节点间的通信路径长度，从而实现处理器节点间的高效数据通信。
3 在指令级并行DSP处理器上实现ATR算法
    在单片DSP处理器内通过多个功能单元的指令级并行（ILP）实现ATR算法的并行化处理，目前适合ATR算法实时处理的指令级并行芯片是TI公司的TMS320C6x系列DSP。TMS320C6x系列DSP处理器是第一个使用超长指令字（VLIW）体系结构的数字信号处理芯片。下面以TMS320C62x定点系列DSP为例说明指令级并行的原理和ATR并行算法软件开发方法。
    3.1 VLIW体系结构
    TMS320C62x的内核结构如图1所示。内核中的8个功能单元可以完全并行运行，功能单元执行逻辑、位移、乘法、加法和数据寻址等操作。内核采用VLIW体系结构，单指令字长32位，取指令、指令分配和指令译码单元每周期可以从程序存储器传递8条指令到功能单元。这8条指令组成一个指令包，总字长为256位。芯片内部设置了专门的指令分配模块，可以将每个256位的指令分配到8个功能单元中，并由8个功能单元并行运行。TMS320C62x芯片的最高时钟频率可以达到200MHz。当8个功能单元同时运行时，该芯片的处理能力高达1600MIPS。
    3.2 基于TMS320C62x的并行算法软件开发方法
    基于TMS320C62x的并行编译系统支持C语言和汇编语言开发并行程序代码。通常，开发ATR并行算法按照代码开发流程的三个阶段进行并行程序设计：第一阶段是开发C代码；第二阶段是优化C代码；第三阶段是编写线性汇编代码。以上三个阶段不是必须的，如果在某一阶段已经实现了ATR算法的功能和性能要求，就不必进入下一阶段。