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该四位寄存器包含D型触发器，具有图腾极三态输出，能够驱动高容量或低阻抗负载高阻抗状态和增加的高逻辑电平驱动，使这些触发器能够在总线组织系统中驱动总线，而无需接口或上拉将两个输出尝试将公共总线连接到相反逻辑电平的可能性降至最低的元件输出控制电路的设计使平均输出禁用时间短于平均输出启用时间
当两个数据使能输入都是低数据时，门控使能输入用于控制数据进入触发器；当两个输入都是低的时，在缓冲时钟输入的下一个正转换时，D输入被加载到各自的触发器中；当四个输入的正常逻辑状态都是低的时，也提供门控输入输出可用于驱动负载或总线。输出在任一输出控制输入处通过高逻辑电平与时钟电平独立禁用。然后输出呈现高阻抗，负载或驱动总线的详细操作在真值表中给出。
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