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如何用正确的使用VHDL描述三态电路Tri-State Bus Implementation
library ieee;
use ieee.std_logic_1164.all;
library lpm;
use lpm.lpm_components.all;
entity tri_bus is
port (a,b : in std_logic_vector(7 downto 0);
aen, ben : in std_logic;
q : out std_logic_vector(7 downto 0));
end tri_bus;
architecture tri_bus_body of tri_bus is
COMPONENT lpm_bustri
GENERIC (LPM_WIDTH: POSITIVE);
PORT (data: IN STD_LOGIC_VECTOR(LPM_WIDTH-1 DOWNTO 0);
enabledt: IN STD_LOGIC := '0';
tridata: INOUT STD_LOGIC_VECTOR(LPM_WIDTH-1 DOWNTO 0));
END COMPONENT;
signal temp : std_logic_vector(7 downto 0);
begin
u1:lpm_bustri
generic map (lpm_width => 8)
port map (data => a, enabledt=>aen, tridata=>temp);
u2:lpm_bustri
generic map (lpm_width => 8)
port map (data => b, enabledt=>ben, tridata=>temp);
q <= temp;
end tri_bus_body;
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