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module AB4F(clk,a,b,cp,dire,data,a1,a0);
input clk,a,b,a1,a0;
output dire,cp;
reg dire,cp;
reg [1:0]cot;
reg [23:0] counter;
reg [1:0]prestate,state;
reg [7:0] buf_l,buf_m;
reg [7:0] buf_h;
output [7:0]data;
reg [7:0]data;
always @(posedge clk)
begin
state[1]<=a;
state[0]<=b;
prestate<=state;
if((prestate==2'b00)&&(state==2'b10))
begin
cp<=1;dire<=1;
end
else if((prestate==2'b10)&&(state==2'b11))
begin
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