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Verilog语言要素:3.1 标识符 14
3.2 注释 14
3.3 格式 14
3.4 系统任务和函数 15
3.5 编译指令 15
3.5.1 `define和`undef 15
3.5.2 `ifdef、`else 和`endif 16
3.5.3 `default_nettype 16
3.5.4 `include 16
3.5.5 `resetall 16
3.5.6 `timescale 16
3.5.7 `unconnected_drive和
`nounconnected_drive 18
3.5.8 `celldefine 和 `endcelldefine 18
3.6 值集合 18
3.6.1 整型数 18
3.6.2 实数 19
3.6.3 字符串 20
3.7 数据类型 20
3.7.1 线网类型 20
3.7.2 未说明的线网 23
3.7.3 向量和标量线网 23
3.7.4 寄存器类型 23
3.8 参数 26
3.2 注释 14
3.3 格式 14
3.4 系统任务和函数 15
3.5 编译指令 15
3.5.1 `define和`undef 15
3.5.2 `ifdef、`else 和`endif 16
3.5.3 `default_nettype 16
3.5.4 `include 16
3.5.5 `resetall 16
3.5.6 `timescale 16
3.5.7 `unconnected_drive和
`nounconnected_drive 18
3.5.8 `celldefine 和 `endcelldefine 18
3.6 值集合 18
3.6.1 整型数 18
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3.6.3 字符串 20
3.7 数据类型 20
3.7.1 线网类型 20
3.7.2 未说明的线网 23
3.7.3 向量和标量线网 23
3.7.4 寄存器类型 23
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