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DLL在FPGA时钟设计中的应用:在ISE集成开发环境中，用硬件描述语言对FPGA 的内部资源DLL等直接例化，实现其消除时钟的相位偏差、倍频和分频的功能。时钟电路是FPGA开发板设计中的重要组成部分，若超过50 MHz就要考虑传输线和信号的完整性问题，利用DLL实现外部时钟的片内管理，可简化外部时钟电路和PCB板的设计。
关键词：时钟；现场可编程门阵列；延迟锁相环
1985年，Xilinx推出第一款FPGA(Field Programmable Gate Array)，只包括2个器件和支持布局布线的设计工具[1]。此后，FPGA的发展非常快，时钟频率从不到十兆赫兹提高到几百兆赫兹。随着FPGA尺寸的增加，芯片上时钟的分布质量就变得越来越重要。时钟相位差和时钟延迟严重影响设备的性能，在大的设备中，用传统的时钟网络控制时钟相位差和时钟延迟变得十分困难。在FPGA设计中，延迟锁相环DLL(Delay-Locked Loop)是一种很好的资源，可实现对时钟的零延时或倍频、分频输出，特别是较高频率的时候，可以简化FPGA的设计。Xilinx公司在Virtex—E、Spartan—II和Spartan—IIE系列芯片中，一直采用DLL技术进行内部时钟控制。时钟的设计和使用是非常重要的，采用可靠的时钟是保证设计可靠性的重要
前提。
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