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摘要：介绍了一种基于现场可编程门阵列（FPGA）的以太网数据-多路E1反向复用器同步电路设计，分析了FPGA具体实现过程中的一些常见问题。该设计采用VHDL硬件描述语言编程，可以实现以太网数据在多路E1信道中的透明传输，适配电路芯片内置HDB3编解码器和数字时钟提取电路。
关键词：FPGA 反向复用 以太网数据 EI信道 适配电路
伴随着Internet的迅速发展，IP已经成为综合业务通信的首选协议，其承载的信息量也在成倍增长，如何利用现有的电信资源组建宽带IP网络是近年来研究的热点。目前，比较成熟的技术主要有IP over SDH(POS)和IP over ATM（POA）。 POS将IP包直接装入SDH的虚容器中，通道开销少、实现简单，具有自动保护切换功能；POA的复接过程比较复杂，可以通过高系统开销提供较好的服务质量保证（QOS）。从目前的市场看，各大通信设备商都推出了基于POS/POA的产品，但总体成本较高，主要面向的是一些高端应用。对于带宽需求在十几兆以下的点对点通信而言，上述两种技术的优势并不明显。本文介绍的适配电路将以太网数据适配到E1信道传输，通过配置E1信道数量控制带宽，针对这类应用提供了一种经济灵活的解决方案。
适配电路的一侧为MII标准以太网MAC接口，采用100MHz/全双工模式，另一侧是8路E1 （HDB3）差分接口。发送方向将以太网数据封装为HDLC帧，反向复用到1～8路可配E1信道传输，接收方向同步多路E1，还原出以太网数据。带宽从 2MHz到16MHz（1～8路E1）可配，接收侧多路E1之间可以容纳16毫秒的延时。
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