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提出一种基于CPLD的多次重触发存储测试系统设计方案，详细介绍系统硬件设计以及CPLD内部控制原理，并对CPLD控制电路仿真。该系统体积小、功耗低，能够实时记录多次重触发信号，每次信号记录均有负延迟，读取出数据时，无需程序调整，即可准确复现记录波形，因此重触发技术在存储测试系统中的应用具有重要意义。
- Abstract:
- This paper provides the design of multiple re－trigger memory test system based on CPLD，and introduces the system hardware design and the CPLD control principle.The CPLD control circuit is performed the wave simulation.This system features smaller size and lower power consumption，and it is able to repeatedly measure re－trigger signals in real－time.The record of each signal has a negative delay.Without adjusting procedures，the system design accurately records complex waveform.This design has important significance to the application of re－trigger technology in memory test system.
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