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电子发烧友网>电子资料下载>可编程逻辑>FPGA/ASIC>利用FPGA延时链实现鉴相器时钟数据恢复

利用FPGA延时链实现鉴相器时钟数据恢复

2011-03-15 | rar | 0.96 MB | 次下载 | 免费

资料介绍

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差。根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定。环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到。经过实验测试,在进行64Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200ps以下。

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