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可编程逻辑器件应用设计技巧百问
1. 么是.scf?
答：SCF文件是 MAXPLUSII 的仿真文件, 可以在 MP2 中新建.
2. 用 Altera_Cpld 作了一个186 (主 CPU)控制 sdram的控制接口, 发现问题：要使得 sdram读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事?
答：建议将所有控制和时钟信号都从 PLD输出, 因为 SDRAM 对时钟偏移(clock skew)很敏感, 而 Altera 的器件 PLL 允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM 的设计, Altera 的器件 PLL 必须生成 SDRAM 时钟信号.
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