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学习 Verilog HDL 和 FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都没有实感 ... ” 没错这就是初学 Verilog HDL + FPGA 的心声。在众多的 Verilog HDL 参考书，隐隐约约会会出现这样的一个“建模”。建模在 VerilogHDL 的世界里是一个重要的基础，笔者始终无法明白，为什么参考书们怎么都不甘情愿的好好描述它们。“建模”顾名思义就是“模块建立”的省略。FPGA 的逻辑资源，好比乐高的积木，要组合乐高就是需要工具，那 Verilog HDL 就是 FPGA 建模的工具。
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