基于FPGA的DSP设计方法解析

DSP正在成为一种几乎无处不在的技术，不仅应用在众多消费电子、汽车与电话产品中，而且也进入越来越先进的设备。
　　诸如无线基站、雷达信号处理、指纹识别以及软件无线电等应用都要求极高的处理能力。这些新类型的高性能DSP应用推动独立处理器的性能走高，而为了提升性能，硬件解决方案也在不断发展。
　　在90年代初，设计者面临的挑战是，如何采用多个处理器以汇聚更多的处理能力，从而满足他们的性能要求。但是在协调多个处理器的功能时，系统级设计变得极为困难，更不用说这种方法既昂贵又浪费资源。
　　当第一种实现DSP的FPGA出现时，DSP设计者开始利用这种器件来支援处理器的能力。在这种方法中，FPGA通过加速DSP算法的关键部分（这对性能至关重要），可以补充处理器的不足。
　　今天的专用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蕴藏着巨大的潜力，可通过并行化来提高性能。的确，DSP专用FPGA技术已显示出可提供比其它实现方案高100倍的性能优势（表1）。
　　图1：FPGA提供100倍于DSP的
　　MACOPS（每秒乘/加运算数）。MACOPS是
　　时钟频率与乘法器个数的乘积。
　　因此，在FPGA中包含一颗标准DSP的情况变得越来越普遍，而且预计以此种方式来使用FPGA的设计将迅速增加。
　　
　　设计挑战
　　不过，伴随着这种强大的硬件能力，设计者面临如何有效实现这些基于FPGA的DSP系统的问题。这种大型的复杂设计对传统的 DSP设计方法提出了挑战。这在很大程度上是因为以下事实，即在DSP应用中，传统的FPGA设计流程没有充分利用一个高效设计流程的两个关键要素：综合技术与可移植IP。
　　那些利用综合技术来设计ASIC的人都很清楚综合技术的优势。对基于FPGA的DSP来说，该技术是关键，它使设计进入处于高级的抽象水平并能自动探索面积与性能之间的折衷。快速设计进入与高抽象水平及自动化的结合，不仅能提供单一的设计示例，而且还能提供各种可供选择的实现结果。
　　对于性能优先于面积的应用来说，它可能需要包含数百个乘法器的实现方案。这种方法将具有很快的速度，但也会消耗大量硅片面积。同样，对于那些对面积更敏感的应用来说，实现方案应使用性能较低、数量较少的乘法器，以得到占位面积更小的结果。这些类型的折衷对基于FPGA的高级 DSP的开发来说至关重要，因而要求有功能强大的工具。
　　高效DSP开发的另一个关键要素是拥有恰当的构建模块或IP。适合于这些应用的IP具有两个主要属性：可扩展性与可移植性。
　　与适用性相对较低的同类IP相比，可扩展IP使设计者无需牺牲效率即能构建定制IP功能。新功能模块是高效的，因为在后续的综合过程中，未用的或不必要的部分将被优化掉。
　　可移植性也能保证效率。DSP设计者必须能在设计出算法以后，无需进行修改即可在任何FPGA供应商的产品上运行它们。这种可移植性将提供极大的效率与自由度，以方便选择一种最佳实现方案。
　　DSP验证也构成挑战。当验证DSP时，信号调试与分析变得更复杂，并不仅仅限于检查时域、频域曲线及散布图。由于数字信号的特征取决于其采样时间和离散幅度，DSP验证工具必须能有效定义及操作多速率DSP应用中的时间。
　　此外，它们还必须易于从全精度浮点仿真转换到有限字长定点仿真。同时，它们还需要一种用于对DSP算法进行建模的语言，包括对时间、定点资源与并行性等概念的本地支持。