使用 PlanAhead Design 工具提高设计性能

针对设计问题——特别是那些大型高性能设计——最有效的解决方法，是首先对问题进行研究，然后将较大的设计问题分解成较小的、更易于管理的问题。观察近年来可编程器件的发展过程，可以明显看出，FPGA 在尺寸和复杂性方面均得到了巨大提高，但 PLD EDA 工具流程却相对没有多少变化。
　　在传统的扁平设计流程中，每个设计更改都意味着要对整个设计进行重新综合和重新实现。对于要在几百万门的器件上实现的复杂设计来说，即使是一个微小的更改也会导致长时间的令人无法接受的布局布线 （PAR） 运行，其本身就常常导致不一致的结果，更不要说典型设计中从 RTL 到 PAR 的反复操作所导致的时间耗费。
　　很少有设计团队能够容忍在经过比预期还要长时间的设计后仍得到出乎意料的低性能这样的结果，更不要提随之而来的挫折感和压力。此外，这可能还意味着较低的FPGA利用率，甚至错过产品面市机会。
　　PlanAhead 软件提供了一种解决方案
　　越来越多的客户在赛灵思® PlanAhead™ 设计分析工具提供的层次化设计方法学中找到解决方案。PlanAhead 软件为 FPGA 设计流程增加了可视性和控制。通过解决物理方面（介于逻辑综合和实现工艺之间）的问题，您可在您的设计结果中实现性能的提高。
　　虽然先进的 FPGA 综合产品为几百万门设计提供极高的自动优化水平，许多设计者仍需要具有更多启发性的技术，以达到最佳性能目标。通过提供早期分析和布局规划 （floorplanning）功能，PlanAhead 设计工具可以施加物理约束，以帮助控制设计的初始实现。实现后，PlanAhead 软件可以分析布局和时序结果，以改进用于完成设计的布局规划。您可以使用来自导入结果的物理约束，在后续实现尝试期间锁定布局。这些约束可用于创建可重用 IP，连同锁定布局，一同用于其它设计。
　　PlanAhead 设计方法提供了性能、生产力以及结果的可重复性。凭借其层次化设计流程，PlanAhead 软件可让您减少运行 PAR 然后返回 RTL 与综合的反复次数。相反，您可以分析设计并在实现之前解决物理方面的问题。
　　更少的时间，更快的结果
　　PlanAhead 用户通常可以实现 10-15% 的性能提升，有些用户甚至可以实现更高。此外，设计者还发现他们可以在一个紧凑的器件中额外加入 10% 的逻辑。更快的性能与更高的利用率的结合意味着可以使用更小更便宜的器件，或者以更低的速度等级实现设计目标。
　　PlanAhead 设计工具可在缩短总设计时间的同时，还在结果中增加一定的一致性水平。通过利用以前的布局规划或增量设计技术，您可以以更少的时间执行设计反复，实现可重复的结果。您还可以利用成功结果，将它们锁定下来或在其它设计中重用。
　　解决真正棘手的性能问题所需要的绝不仅仅是增加新的菜单项或脚本能力。PlanAhead 软件通过使用各种视图（见图 1）展示设计数据，提供了一个完整的环境，使该层次化方法实现交互并易于使用。这些独立的视图可以相互结合使用，从而允许您快速识别和浏览关键设计对象和信息。
　　
　　图 1：PlanAhead 软件提供了设计的不同视图，以显示物理层次、属性、网表与约束、器件封闭引脚、原理图及更多。