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FPGA的时钟质量对设计的影响分析资料pdf

2363796 2018-02-06 | pdf | 584KB | 次下载 | 1积分

资料介绍

FPGA的时钟质量对设计的影响

近期，一直在调试使用 Verilog 编写的以太网发送摄像头数据到电脑的工程（以下简称以太网图传）。该工程基于今年设计的一款 FPGA 教学板 AC620。AC620 上有一个百兆以太网接口和一个通用 CMOS 摄像头接口，因此非常适合实现以太网图传功能。CMOS 摄像头接口没有什么好说的，就是 IO 而已，这里先重点介绍下以太网接口。

以太网接口使用了一片 10/100M 自适应以太网收发器（PHY），型号为 RTL8201。该芯片和 FPGA 采用标准的 MII 接口进行连接。什么是 MII 接口呢？这里暂不做任何介绍，因为今天要介绍的主角不是他。关于 MII 接口等以太网知识，可以关注电子发烧友的 FPGA 以太网系列文章。简单点说，对于以太网发送数据来说，有一个发送时钟、一个发送使能信号和 4 位并行的数据发送信号，对于以太网接收数据，有一个接收时钟、一个接收数据有效信号和 4 位并行的数据接收信号。在发送时，发送使能信号有效，则每个字节的数据被拆分成 2 个 4 位的数据然后通过 4 位的数据信号，通过两个周期的时钟信号，依次传递到以太网 PHY 芯片，再由 PHY 进行并串转换，串行编码等工作后，将数据通过网络变压器加载到传输媒介（网线）上。在这里，以太网发送时钟是由以太网 PHY 芯片产生，然后送给 FPGA 使用的。该时钟信号一般叫做 mii_tx_clk，当以太网速率为 100Mbps 时，该时钟信号为 25MHz。而在 FPGA 侧，为了保证数据和控制信号的传输能够高度的同步于该以太网发送时钟信号，因此往往直接使用该以太网发送时钟信号作为相关时序逻辑的时钟信号。也因为这个要求，问题随之产生——该以太网时钟信号作为众多时序逻辑的时钟信号，其时钟质量和到达各个寄存器的时间最好也没有大的偏差，这样才能够保证时序收敛，从而使得设计的逻辑运行稳定。

在 AC620 FPGA 开发板上，该以太网发送时钟信号连接在了 EP4CE10F17 型 FPGA 的 D11 引脚上。而 D11 只是一个普通的 FPGA 输入输出管脚，非时钟输入管脚。因此从该引脚接入的信号如果不经过任何处理，将无法像专用时钟输入管脚上输入的信号一样被连接到全局时钟资源上。那么该时钟信号在 FPGA 片上进行走线时，只能使用片上的长线和短线布线资源，有时候甚至要通过 LUT 连接，才能到达各个寄存器。那么这里，问题就出现了，个人感觉的主要问题最起码有 2 点（不足的欢迎大家补充）：

1、由于该时钟信号是通过各种长短布线资源，甚至经过 LUT 连接才能到达其驱动的各个寄存器，因此该时钟信号从进入 FPGA 管脚，到传递到各个寄存器的时钟输入端，其时间是很难保持相同的，距离的远近直接决定了该时钟信号的传输延迟。而这个传输延迟的差值，可能达到几纳秒甚至十几纳秒。这个差值，将直接影响数据的建立和保持时间，造成时序无法收敛，从而导致设计失败。我们可以通过下图更加直观的分析这个问题。