Verilog设计FPGA有什么注意事项？

　　先记下来：

　　1、不使用初始化语句；

　　2、不使用延时语句；

　　3、不使用循环次数不确定的语句，如：forever，while等；

　　4、尽量采用同步方式设计电路；

　　5、尽量采用行为语句完成设计；

　　6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；

　　7、所有的内部寄存器都应该可以被复位；

　　8、用户自定义原件（UDP元件）是不能被综合的。

　　一：基本

　　Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。

　　二：verilog语句结构到门级的映射

　　1、连续性赋值：assign

　　连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。

　　2、过程性赋值：

　　过程性赋值只出现在always语句中。

　　阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。

　　建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。

　　过程性赋值的赋值对象有可能综合成wire， latch，和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。

　　过程性赋值语句中的任何延时在综合时都将忽略。

　　建议同一个变量单一地使用阻塞或者非阻塞赋值。

　　3、逻辑操作符：

　　逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、！==。

　　4、算术操作符：

　　Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer，使用无符号操作时使用reg。

　　5、进位：

　　通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如：

　　Wire ［3:0］ A，B;

　　Wire ［4:0］ C;

　　Assign C=A+B;

　　C的最高位用来存放进位。

　　6、关系运算符：

　　关系运算符：《，》，《=，》=

　　和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。

　　7、相等运算符：==，！=

　　注意：===和！==是不可综合的。

　　可以进行有符号或无符号操作，取决于数据类型

　　8、移位运算符：

　　左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。

　　9、部分选择：

　　部分选择索引必须是常量。

　　10、BIT选择：

　　BIT选择中的索引可以用变量，这样将综合成多路（复用）器。

　　11、敏感表：Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地映射到所用的门。

　　12、IF：

　　如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。

　　如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。

　　13、循环：

　　只有for-loop语句是可以综合的。

　　14、设计时序电路时，建议变量在always语句中赋值，而在该always语句外使用，使综合时能准确地匹配。建议不要使用局部变量。

　　15、不能在多个always块中对同一个变量赎值

　　16、函数

　　函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。

　　17、任务：

　　任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务。

　　18、Z：

　　Z会综合成一个三态门，必须在条件语句中赋值

　　19、参数化设计：

　　优点：参数可重载，不需要多次定义模块