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乘法器是众多数字系统中的基本模块。从原理上说它属于组合逻辑范畴：但从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑的范畴。
通过这个实验使大家能够掌握利用FPGA/CPLD设计乘法器的思想，并且能够将我们设计的乘法器应用到实际工程中。乘法器的设计方法有两种：组合逻辑设计方法和时序逻辑设计方法。采用经合逻辑设计方法，电路事先将所有的乘积项全部计算出来，最后加法运算。采用时序逻辑设计方法，电路将部分已经得到的乘积结果右移，然后与乘积项相加并保存和值，反复迭代上述步骤直到计算出最终乘积。
在该实验中就是要利用时序逻辑设计方法来设计-一个16位乘法器，既然是利用时序逻辑设计方法那么就得利用时钟信号控制乘法器运算。用时序逻辑设计方法与用组合逻辑设计方法比较，它有什么好处呢？利用时序逻辑设计方法可以使整体设计具备流水线结构的特征，能适用在各种实际工程设计中。
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