Verilog HDL那些事儿时序篇PDF电子书免费下载

　　建模不是Verilog HDL 语言的所有，建模只是使用Verilog HDL 语言建立一个“像模像样”的“形状”而已。这个“形状”实际上是很粗糙的，还没有经过任何深入的分析。但是我们不可以小看这个“粗糙的形状”，如果没有这个“粗糙的形状”模块的设计根本无法完成。笔者在《Verilog HDL 那些事儿- 建模篇》的结束语中有这样讲过：“建模是一个粗糙的东西，它还可以继续细化”。

　　“细化”顾名思义就是进入模块的深层进行分析和优化（如果有需要调试的话）的工作。但是前提，我们必须“更深入Verilog HDL 语言的世界”才能有效的“细化”模块。这一本起名为《Verilog HDL 那些事儿-时序篇》的笔记分别有两个部分，上半部分和下半部分。上半部分是“步骤和时钟”；下半部分是“综合和仿真”。

　　“步骤和时钟”主要是深入讨论“步骤”和“时钟”在模块上的作用。宏观上“步骤”是模块执行的“拍子”，“时钟”是模块的“心跳”。微观上“步骤”是模块“操作的过程|状态”，“时钟”是模块“消耗的最小单位”。其实“步骤和时钟”它们是形影不离的兄弟，有“步骤”出现的地方，就有“时钟”的故事，为什么笔者会如此注重“步骤”和“时钟”呢？

　　当某个模块要完成更多工作的时候，传统的状态机会使得模块的内部臃肿和模块的表达能力下降等问题（这不是笔者的一厢情愿的看法，而是众多初学者都会遇见的问题）。一旦我们用“步骤”来取代“状态机”，那么我们就可以实现如“仿顺序操作”等更多花样的建模技巧来支持设计。“步骤”的优点不仅只是方便了建模的工作，而且“步骤”也有显性指示模块的操作过程和状态。这些好处对模块的“细化”起到很大的帮助。关于“时钟”它和另一个重点有莫大的联系，就是“模块的沟通”。虽然说“时钟”是“模块最小的消耗单位”，模块之间如果发生了“沟通失误”，这些问题很多时候是模块之间的“沟通”因为慢了一个“时钟”或者快了一个“时钟”而引起的。低级建模是一个多模块的建模，自然而然笔者会非常的重视。“沟通失误”不只是会发生在模块的外部，而且也会发生在模块的内部。了解“时钟”能最大程度的分析模块和“细化”模块。“综合和仿真”主要是把“综合”和“仿真”放在同一个平台来学习。许多初学者喜欢把“综合”和“仿真”看成两个平台的东西，如一个常见的观点，很多朋友都会认为“建模是用综合；仿真是用验证”。这个观点不是不正确，只是有点遗憾而已。当我们把“综合”和“仿真”拆开为两个平台，模块“细化”的可能性不但会降低不少，此外还会对Verilog HDL 语言的学习带来不少难题。

　　当我们尝试把把这两个东西放在同一个平台上，重新思考，我们会发现到，用在“建模”上的“一套思想”也适合用在“仿真”上。如果用傻瓜的话来说，我们知道“建模”的工作是针对某个资源然后去描述它的形状，最终的目的还是要下载到“现实的环境”中。然而“仿真”比起这个“现实的环境”，它是一个“理想”的“虚拟环境”，在这个“理想的虚拟环境里”不存在任何物理的问题，而且也充满着任何可能性。你要什么输入都可以创造，模块的任何输出都是显性而且可见的。只要我们明白了这个简单的道理，“建模”和“仿真”的关系是多么“亲近”的，它们的区别只是“在不同的环境执行而已”。初学者往往都会觉得“仿真”最大的难题就是“如何编辑激励文件”。在这里如果用笔者自己一套的思路重新定义“仿真”的话（从笔者的角度去看“仿真”）。“激励”就是这个整个仿真的执行过程而已，“如何编辑激励文件”等价于“如何安排仿真过程”。在这个时候，建模技巧就会帮到很多大忙，我们可以基于综合语言去编辑这个仿真过程（激励文件）。

　　当然，“仿真”在这本笔记里的要表达的是“以显性的方式去观察模块的输出，从而以最大程度去细化模块”，然而“如何透过仿真的波形图去执行对模块的优化和调试”就是这本笔记的重点内容。学会编辑激励文件，充其量只是为了让模块达到“预期的输出效果“而已。如果要读懂隐藏在波形图中那些信息，并且用在调试和优化上，那么就必须掌握好Verilog HDL 语言一定的基础。