使用VHDL语言和FPGA设计一个多功能数字钟的论文免费下载

　　本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以24 小时循环计数；具有校对功能。

　　本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下， 采用自顶向下的设计方法， 由各个基本模块共同构建了一个基于FPGA的数字钟。

　　系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零、启停功能。

　　现在是一个知识爆炸的新时代。新产品、新技术层出不穷， 电子技术的发展更是日新月异。可以毫不夸张的说， 电子技术的应用无处不在， 电子技术正在不断地改变我们的生活， 改变着我们的世界。在这快速发展的年代， 时间对人们来说是越来越宝贵， 在快节奏的生活时， 人们往往忘记了时间， 一旦遇到重要的事情而忘记了时间， 这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年， 随着科技的发展和社会的进步， 人们对数字钟的要求也越来越高， 传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。

　　本设计主要研究基于FPGA的数字钟，要求时间以24 小时为一个周期， 显示时、分、秒。采用1HZ的基准信号产生1S的基准时间，秒的个位加到10 就向秒的十位进一，秒的十位加到6 就向分的个位进一，分的个位加到10 就向分的十位进一，分的十位加到6 就向时进一。该时钟具有清零功能，可以对时、分及秒进行清零，为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。该系统是基于FPGA的设计，采用VHDL进行系统功能描述， 采用自顶向下的设计方法，用 QUARTUⅡS软件进行仿真测试。

　　振荡器产生稳定的高频脉冲信号， 作为数字钟的时间基准， 然后经过分频器输出标准秒脉冲。秒计数器满60 后向分计数器进位， 分计数器满60 后向小时计数器进位，小时计数器按照“ 24 翻0”规律计数。计满后各计数器清零，重新计数。

　　一般说来，一个比较大的完整的项目应该采用层次化的描述方法： 分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是 TOP DOW（N自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征， 可以不涉及实现工艺， 因此还可以在厂家综合库的支持下， 利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。