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芯片功能的增加和数据吞吐量的要求， 促使芯片行业从较低数据率的并行连接， 转向较高速度的串行连接。SERDES（Serializer-Dese rializer ，） 是经高速差分对，而不是经较低速度的并行总线传输串行化的数据。一个实例是用单个PCI-Express 通道，替代传统的32 位、64MHz PCI 总线（可达到2.112Gb/s） ，仅用4 条线（运行在2.5GHz） ，可达到4Gb/s总数据率。简言之， SERDES 协议允许用较少的引脚数传输较高的数据率。
典型的SERDES 的FPGA 实现
图1 给出在复杂的FPGA 实现中各种可能的SERDES 接口，包括数据通路（ 芯片到芯片， SPI 4.2 ，PCI-Express ，SGM11） 、背板（GbE/GSM11 ， PCI Express/AS ，专用）接口、存储器接口（DDR1/ Ⅱ SDRAM ，QDR Ⅱ SRAM） 。可由FPGA 实现的芯片包括存储器控制器、帧调节器/MAC 、DSP 协处理器、控制板接口和背板驱动器。
SERDES 接口有两类：源同步（SS） 接口和时钟数据恢复（CDR） 接口。这两类接口的基本差别是如何实现同步。源同步接口有一个伴随传输数据的分离时钟信号。CDR 没有分离的时钟信号，代之以嵌入在数据开关转换中的时钟。这就是说， CDR 接收机将锁相数据信号本身来得到时钟。表1 给出这两类接口的基本差别。CDR 接口通常运行在较高的速度和较长的距离，因而会带来较大的设计问题。基于此原因，本文主要集中在CDR 方面。
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