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1、Verilog 语法
没错，我们就是拿C 语言照猫画虎，下面是一个“老虎”的模型。我们一个个看他跟“猫”不一样的地方
模块定义跟C 语言的函数很相似吧
1、模块必须使用“module” 关键字，他也没有返回值。
2、模块没有beginmodule ，只有endmodule
3、模块对外接口有input ， output ，inout ，但为了入门着想，只谈input 和output
模块内部还有个中间变量耶，是不是看见了tmp 就有很熟悉的感觉了。没错，他就是中间“变量”，在硬件上他就是一根导线， wire 望文生义即可。看见了 “=就”应该猜到这是赋值语句了，没错，但 Verilog 的语法要求前面必须有个苦 B 的
assign 关键字
至于“&” 和“~” 这2 个运算符号，就不讲了吧， C 语法搞不清的兄弟，对不住了有人会说，你这“变量”到底是int 还是long 还是flot 抑或double 呢？好了，咱继续照猫画虎，不过老虎毕竟跟猫是不一样的，比如老虎会虎啸，猫只会喵喵。
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