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为了学习xilinx serdes 原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
CLK 和CLKDIV 的相位关系，在串并转换的过程中是非常重要的。CLK 和CLKDIV 的相位关系应该是理想对齐的。FPGA 中存在这样的时钟模块单元来设计满足CLK 和CLKDIV 的相位关系。
在networking 模式下，解决时钟相位关系的唯一办法是：
CLK driven by BUFIO， CLKDIV driven by BUFR
CLK driven by DCM， CLKDIV driven by the CLKDV output of the same DCM
CLK driven by PLL， CLKDIV driven by CLKOUT［0:5］ of same PLL
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