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本文档的主要内容详细介绍的是Cadence中Verilog语言参考使用教程免费下载。
本手册描述了Cadence Verilog-A语言，即Verilog AMS语言的模拟子集。使用Verilog-A，您可以创建和使用描述组件和系统的高级行为的模块。这里给出的指导是为熟悉电路开发、设计和仿真以及高级编程语言（如C语言）的用户设计的。
Verilog-A语言是一种高级语言，它使用模块来描述模拟系统及其组件的结构和行为。使用Verilog-A的模拟语句，您可以描述各种保守系统和信号流系统，如电气、机械、流体动力学和热力学系统。要描述系统，必须同时指定系统的结构及其组件的行为。在带有Spectre®电路模拟器的Verilog-A中，您可以定义不同级别的结构。在最高级别，您可以在网络列表中定义整个系统结构。在较低、更具体的级别上，通过定义子模块之间的互连来定义模块的内部结构。要指定各个模块的行为，可以定义它们的输入和输出信号之间的数学关系。定义系统的结构和行为之后，模拟器从netlist和模块中导出一组描述性的方程。然后，模拟器求解方程组以获得系统响应。
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