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本文档的主要内容详细介绍的是Verilog HDL的一些练习题详细说明。
我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的 Verilog HDL 系统任务，以及与 C语言模块接口的方法（即 PLI），这些已超出的本书的范围。有兴趣的同学可以阅读 Verilog 语法参考资料和有关文献，自己学习，我们将在下一本书中介绍 Verilog 较高级的用法。
练习一简单的组合逻辑设计，练习二简单时序逻辑电路的设计，练习三利用条件语句实现较复杂的时序逻辑电路，练习四设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别，练习五用 always 块实现较复杂的组合逻辑电路，练习六在 Verilog HDL 中使用函数，练习七在 Verilog HDL 中使用任务（task），练习八利用有限状态机进行复杂时序逻辑的设计，练习九利用状态机的嵌套实现层次结构化设计，练习十通过模块之间的调用实现自顶向下的设计
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