如何保证RTL设计与综合后网表的一致性

如何保证RTL设计与综合后网表的一致性
文章简介：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler为例，来说明设计RTL时应该注意的问题。在仿真和调试时，我们使用了NC-Verilog和Debussy。

1.不完整的敏感量列表
在下面的例子中，有一个always语句，

它描述了一个或门，其中它的敏感量列表包含IN1和IN2。
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module OR_GATE_A (OUT_A, IN1, IN2);
output OUT_A;
input IN1, IN2;
reg OUT_A;
always @(IN1 or IN2)
OUT_A = IN1 | IN2;
endmodule
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再看下面的例子，敏感量列表只包含IN1。
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module OR_GATE_B (OUT_B, IN1, IN2);
output OUT_B;
input IN1, IN2;
reg OUT_B;
always @(IN1)
OUT_B = IN1 | IN2;
endmodule
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这两个例子有什么不同呢？我们看下面的波形：