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本论文对600MHz采样频率，8位ADC进行了研究与设计，采用了折叠内插结构来降低并行结构ADC的复杂度和功耗。在前置放大电路输出端应用电阻失调平均技术来改善1NL／DNL。在前置放大器阵列的顶端和底端加入冗余单元以使失调平均网络在整个输入范围内能很好的工作。电路的最前端加入了采样保持单元来提高电路的带宽。为了获得高速采样频率，采样持单元仅包括～个开关、一个保持电容和一个用来驱动预放大阵列的源跟随器。其中NMOS开关的时钟由自举电路提供，以此来使电荷注入和导通电阻R。竹独立于输入信号。本文还提出并采用了新型层叠折叠器来进一步降低折叠ADC的功耗。采用了数字同步技术来消除由粗细量化器不匹配而引起的误码。
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