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本文档的主要内容详细介绍的是有关Verilog中的一些语法详细资料说明。
位运算符
1） ~ // 取反
2） & // 按位与
3） | // 按位或
4） ^ // 按位异或
5） ^~ // 按位同或（ 异或非）
逻辑运算符
在Verilog HDL 语言中存在三种逻辑运算符：
1） && 逻辑与
2） || 逻辑或
3） ！ 逻辑非
等式运算符
在Verilog HDL 语言中存在四种等式运算符：
1） == （ 等于）
2） ！= （ 不等于）
3） === （ 等于）
4） ！== （ 不等于）
“==” 和“！=” 又称为逻辑等式运算符。其结果由两个操作数的值决定。由于操作数中某些位可能是不定值x和高阻值z， 结果可能为不定值x。
而“===” 和“！==” 运算符则不同， 它在对操作数进行比较时对某些位的不定值x和高阻值z也进行比较， 两个操作数必需完全一致，其结果才是1，否则为0。“===” 和“！==” 运算符常用于case表达式的判别， 所以又称为“case 等式运算符” 。
位移运算符
左移：右边的添0
右移：左边的添0，移除的位舍去
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