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HFAN-04.5.5评估电源噪声抑制比对PLL时钟合成器的影响
Characterizing Power-Supply Noise Rejection in PLL Clock Synthesizers
This application note discusses the effects of powersupply
noise interference on PLL-based clock
generators. It describes several measurement
techniques for evaluating the resulting DJ
(deterministic jitter). Relationships are derived
outlining how frequency-domain spur measurements
can be used to evaluate timing jitter behavior.
Laboratory bench-test results are used to compare
the approaches, and demonstrate how to reliably
assess the PSNR (power-supply noise rejection)
performance of a reference clock generator
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