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常用的数字电路的设计
1.分频电路的设计提供给FPGA/CPLD芯片的时钟的频率都比较高，往往在几十兆赫兹，如Altera的ED2的时钟为27MHz，而电路系统的一些电路常常需要的时钟都比较低，甚至只需要几赫兹，所以我们在电路设计中，常常要用到分频器，分频器分有偶数分频和奇数分频两种
偶数分频器的设计
module fredevider4（clockin，clockout）; input clockin; output clockout; reg count，clockout; parameter N=1; always@（posedge clockin） begin if（count== N ） begin count 《= 0; clockout 《= ~clockout; end count 《= count +1; end endmodule
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