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这个实验可以说是verilog入门最基础的实验了，我们不做太多的理论分析，实践是硬道理。蜂鸣器与CPLD的接口如图5.2所示，当CPLD的I/O口（FM）为低电平时，三极管截至，蜂鸣器不发声；当CPLD的I/O（FM）为高电平时，三极管导通，蜂鸣器发声。
在verilog代码设计中， 我们把分频输出的信号clk_div与FM管脚对应，大家就可以真真切切的感受到什么是分频了。在代码里，用了20bit的计数器cnt，循环的计数，所以说一个周期有2的20次幂即大约1M分频。因为主时钟是50MHz （周期是20ns），所以大约20ms为一个计数周期。蜂鸣器就以大约20ms的周期发声，如果大家希望蜂鸣器的发声频率改变，那么可以改变cnt的值看看效果。
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