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54/74165
8 位移位寄存器（并行输入，互补串行输出）
简要说明
54/74165 为 8 位移位寄存器,其主要电特性的典型值如下：
型号 fm PD
54/74165 26MHz 210mW
54/74LS165A 35MHz 90mW
当移位/置入控制端（SH/L
＿＿
D
＿＿
）为低电平时，并行数据（A－H）被置入寄
存器，而时钟（CLK,CLK INH）及串行数据（SER）均无关。当 SH/L
＿＿
D
＿＿
为高
电平时，并行置数功能被禁止。
CLK和CLK INK在功能上是等价的，可以交换使用。当CLK和CLK INK有一
个为低电平并且SH/L
＿＿
D
＿＿
为高电平时，另一个时钟可以输入。当CLK和CLK INK
有一个为高电平时，另一个时钟被禁止。只有在CLK为高电平时CLK INK才可变
为高电平。
引出端符号
CLK,CLK INH 时钟输入端（上升沿有效）
A－H 并行数据输入端
SER 串行数据输入端
QH 输出端
Q
＿＿
H 互补输出端
SH/L
＿＿
D
＿＿
移位控制/置入控制（低电平有效）
逻辑及封装图
8 位移位寄存器（并行输入，互补串行输出）
简要说明
54/74165 为 8 位移位寄存器,其主要电特性的典型值如下：
型号 fm PD
54/74165 26MHz 210mW
54/74LS165A 35MHz 90mW
当移位/置入控制端（SH/L
＿＿
D
＿＿
）为低电平时，并行数据（A－H）被置入寄
存器，而时钟（CLK,CLK INH）及串行数据（SER）均无关。当 SH/L
＿＿
D
＿＿
为高
电平时，并行置数功能被禁止。
CLK和CLK INK在功能上是等价的，可以交换使用。当CLK和CLK INK有一
个为低电平并且SH/L
＿＿
D
＿＿
为高电平时，另一个时钟可以输入。当CLK和CLK INK
有一个为高电平时，另一个时钟被禁止。只有在CLK为高电平时CLK INK才可变
为高电平。
引出端符号
CLK,CLK INH 时钟输入端（上升沿有效）
A－H 并行数据输入端
SER 串行数据输入端
QH 输出端
Q
＿＿
H 互补输出端
SH/L
＿＿
D
＿＿
移位控制/置入控制（低电平有效）
逻辑及封装图
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