PCB设计：为什么要绕等长？资料下载

为什么要绕等长？”这个问题在科学绕等长的第一篇文章中就已经介绍了，等长不是目的，等延时才是目的。我们之所以看见各种规则上描述的是等长5mil，或是50mil之类的条件，只是为了方便我们去理解和实际应用。 以我们最常见的DDR为例，通常大家在网上找到的各种规范中都要求数据信号控制组内5mil的误差。看过前面文章的同学应该都知道，这点等长的裕量和绕线方式、传播速度差异这些相比不值一提。 面对我们设计上可能带来的动辄几十甚至几百mil的误差，我们的信号还能HOLD住吗？ 口说无凭，直接上仿真看一下。 这次试验的电路是一部分DDR走线，绕线的GAP间距不同于常见的3X而是设置为5X，走线同层，阻抗一致，尽量避免自耦合及传播速度不同带来的延时误差。 试验总共分为两次： 实验一 所有数据信号等长严格控制在5mil以内。 由于效（偷）率（懒）的关系，这次仿真没有用常规的DDR的仿真流程，即先提取S参数，再用S参数搭建电路仿真。而是利用Sigrity的Speed2000快速进行一个时域的波形仿真。 仿真条件中电源和地都是理想的，模型随便赋予，只需要保证前后两次试验一致即可，频率设置为1600MHZ。 观察第一次仿真结果，可以看见由于等长误差非常小，波形基本重合。 整体波形及眼图如下： 试验二 对之前的PCB文件进行修改，调整了三根数据信号线的长度，使得其和组内其它走线的长度偏差分别为60mil、100mil、150mil。其中最大误差达到了150mil这个是我们规则的30倍。 有没有心虚，这么大的等长误差怕是要挨打吧。 同样的参数进行仿真，观测仿真结果，可以明显看到由于等长存在较大的误差，波形有了一定的分离，不再重合： 整体波形和眼图如下： 看的不是很明显，我们再将前后两个眼图放在一起，做一个对比： 必须得承认，严格等长会有更好的一个整体信号质量。但并不意味着，等长出现一点偏差，这个系统就无法工作的情况。在我们的这个试验中，误差达到了150mil，但实际对比眼图可以看见，有影响但影响并不大。 这也是为什么我们在前面说绕线或是传播速度可能带来几十上百mil的长度误差，却依然被很多人忽视的原因。因为系统本身有足够的裕量去hold住这些误差带来的影响。 既然系统有裕量，那是否意味着设计指标上可以随心所欲，或者至少宽松一些？ 回答这个问题很难，因为每一个设计都不相同。这次仿真的条件比较理想，在这种情况下，我们可以接受几十甚至几百个MIL的长度误差。但实际设计中，电源噪声、信号线之间的串扰、容性负载、阻抗等等很多因素都会使得我们的信号质量一点点恶化。这个时候如果还因为等长消耗掉几十个PS的裕量，就可能会使得系统岌岌可危。 因此大家有条件的情况下还是应该尽量做好等长，但没必要去严苛死守这种呆板的规格，应该根据实际情况去灵活的运用。毕竟哪怕是芯片输出也不能做到一组信号同时输出，再者芯片内部的延时也不一定等长，这些都比5mil来的严重。 好了，介绍了并行总线，接下来再看串行总线。不同于DDR采用同组多个数据线传输，串行总线采用差分传输，有更快的传输速度。 对于差分最常见的规则是5mil的差分对内等长，但也不乏遇见一些奇怪的要求。比如“我的这个信号是PCIE3，要跑8G的，等长做到1mil。” 是不是想反驳又不知道如何反驳，没关系，马上验证。 在这次的实验中，第一对差分线完全等长，N和P都是5000mil的长度，完美。另外一对差分线，则有5mil的长度误差。 有没有影响，看一下S参数就一清二楚： 可以看到，一直到50GHZ，有误差和没有误差的差分对，从S参数上几乎看不出区别。 当然这个不是说差分不需要对内等长，如果这个误差达到100mil，在高频段就出现了明显的谐振： 所以对于高速差分来说，对内等长依然是要有的，只是5mil的误差已经足够，没必要去追求1mil这么精确。 当然如果你的差分速度本身就不高，就不提485或者CAN之类的了，稍微高级一点，比如100M的网口，想想家里安装宽带的时候，安装师傅要把网线剪断制作水晶头。那一剪刀下去的误差岂止几十个mil，你家就上不了网了吗？ 等长适可而止。 相关阅读： 本文转载自： PCB设计与信号完整性仿真（作者：十四岁的十四 ） 免责声明：本文为转载文章，转载此文目的在于传递更多信息，版权归原作者所有。本文所用视频、图片、文字如涉及作品版权问题，请联系小编进行处理。 (mbbeetchina)