如何实现DSP和SDRAM数据读取

　　在 DSP 应用系统中，需要大量外扩存储器的情况经常遇到。例如，在数码相机和摄像机中，为了将现场拍摄的诸多图片或图像暂存下来，需要将 DSP 处理后的数据转移到外存中以备后用。从目前的存储器市场看，SDRAM 由于其性能价格比的优势，而被 DSP 开发者所青睐。DSP 与 SDRAM 直接接口是不可能的。 FPGA（现场可编程门阵列）由于其具有使用灵活、执行速度快、开发工具丰富的特点而越来越多地出现在现场电路设计中。本文用 FPGA 作为接口芯片，提供控制信号和定时信号，来实现 DSP 到 SDRAM 的数据存取。

　　1 、SDRAM 介绍

　　本文采用的 SDRAM 为 TMS626812A，图 1 为其功能框图。它内部分为两条，每条 1M 字节，数据宽度为 8 位，故存储总容量为 2M 字节。所有输入和输出操作都是在时钟 CLK 上升沿的作用下进行的，刷新时钟交替刷新内部的两条 RAM。TMS626812A 主要有六条控制命令，它们是：条激尖 / 行地址入口、列地址入口 / 写操作、列地址入口 / 读操作、条无效、自动刷新、自动刷新。 SDRAM 与 TMS320C54x 接口中用到的命令主要有：MRS、DEAC、ACTV、WRT-P、READ-P 和 REFR。这里，设计目的就是产生控制信号来满足这些命令的时序要求。关于 TMS626812A 的具体说明可以查看其数据手册。

　　2 、SDRAM 与 TMS320C54x 之间的通用接口

　　图 2 是 DSP 与 SDRAM 的通用接口框图，图中 DSP I/F 代表 TMS320C54x 端接口单元，SDRAM CNTL 代表 SDRAM 端接口控制单元。SDRAM 被设置成一次性读写 128 个字节，而 DSP 一次只读写一个字节，因而建立了两个缓冲区 B0、B1 来缓存和中转数据。B0、B1 大小都为 128 字节，而且映射到 DSP 中的同一地址空间。尽管 B0、B1 对应于同一地址空间，但对两个缓冲区不能在同一时刻进行合法访问。实际上，当 B0 被 DSP 访问时，B1 就被 SDRAM 访问，反之也成立。若 DSP 向 B1 写数据，SDRAM 就从 B0 读数据；而当 SDRAM 的数据写到 B0 中时，DSP 就从 B1 读数据。两者同时从同一缓冲区读或写都将激发错误。上边所述的数据转移方式有两种好处：一是加速了 TMS320C54x 的访问速度，二是解决了二者之间的时钟不同步问题。