常用的一些阻抗匹配方式及其特点资料下载

本篇接上一篇，主要介绍硬件设计过程中常用的一些阻抗匹配方式及其特点，实际应用中根据厂家TRM及实际情况合理选择即可。最后介绍一下在PCB设计中常见的一些阻抗不连续的地方。 为了提高PCB中互连信号线传输速率就必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值的变化，使其信号失真。故在高速线路板上的互连信号线，其阻抗值应控制在某一范围之内，称为“阻抗控制”（Impedance Controlling）。 影响PCB互联信号线阻抗的因素主要有：铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周围的走线等。所以在设计PCB时一定要对板上走线的阻抗进行控制，才能尽可能避免信号的反射，以及其他电磁干扰和信号完整性问题，保证PCB板实际使用的稳定性。 电路板层数越多，走线离参考平面就越近，阻抗就会越小。线宽越小阻抗就会越大，传输损耗就会增加。 阻抗匹配的条件： ● 负载阻抗等于信源内阻抗，即它们的模与辐角分别相等，这时在负载阻抗上可以得到无失真的电压传输。 ● 负载阻抗等于信源内阻抗的共轭值，即它们的模相等而辐角之和为零。这时在负载阻抗上可以得到最大功率。这种匹配条件称为共轭匹配。如果信源内阻抗和负载阻抗均为纯阻性，则两种匹配条件是等同的。 阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。 当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共轭关系，即电阻成份相等，电抗成份绝对值相等而符号相反。这种匹配条件称为共轭匹配。 在低频电路中，一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是“短线”，反射可以不考虑（可以这么理解：因为线短，即使反射回来，跟原信号还是一样的）。如果我们需要输出电流大，则选择小的负载R；如果我们需要输出电压大，则选择大的负载R；如果我们需要输出功率最大，则选择跟信号源内阻匹配的电阻R。 在高频电路中，必须考虑反射的问题。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不相等（即不匹配）时，在负载端就会产生反射。传输线的特征阻抗（也叫做特性阻抗）是由传输线的结构以及材料决定的，而与传输线的长度，以及信号的幅度、频率等均无关。 阻抗匹配就是为了吸收信号在传输线传输过程中多余的能量，如果阻抗不匹配，则这些多余的能量会在源端和终端之间来回反射，会影响系统正常工作。 电路设计中，一般驱动端的输出阻抗都很低，而接收端的输入阻抗都很高，为了实现阻抗匹配，一般会采用源端串联匹配增大输出阻抗至Z0，末端并联匹配减小输入阻抗至Z0。 1、串联源端匹配 采用源端匹配的原因是一般的驱动器输出阻抗低于传输线特征阻抗，例如DDR2 Controller一般为18Ω或36Ω，可能需要采取加个串联电阻使得内阻和传输线特性阻抗匹配，那样，即使终端不匹配，反射回来的波形也会被吸收掉。 在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻RT。驱动器输出阻抗ZS与电阻RT的串联必须同信号线的特征阻抗Z0匹配，才能抑制从负载端反射回来的信号发生再次反射，增大驱动器的输出阻抗以消除源端的二次反射。 一般的CMOS、TTL电路、USB信号（全速和低速模式可以匹配，高速不能匹配）都采样这种方法做阻抗匹配。 理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因为CMOS电路内部结构的原因，输出高电平时的输出阻抗较大，此时的匹配电阻较小，而输出低电平时的输出阻抗较小，此时的匹配电阻较大，但是如果按高电平来匹配则低电平时匹配电阻就偏小，信号传输到传输线端时会出现正反射，过冲较大；如果按低电平来匹配则高电平时匹配电阻就偏大，信号传输到传输线时出现负反射，上升沿会因为R的增大而变缓（RC时间常数的影响），甚至可能出现台阶。因此，对于TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。 以下为几个注意事项： ● 如果是在高速信号线上串小电阻，其作用是阻抗匹配（一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大概为13欧姆左右，在源端串一个33欧姆的电阻，13 33=46大致和50相当，这样就可以抑制从终端反射回来的信号再次反射）。 ● 如果是在GPIO口上串小电阻，作用是抗小能量电压脉冲（比如串口通讯，当接上串口时，因为瞬间的插拔产生了一个很窄的电压脉冲，如果这个脉冲直接打到GPIO口，很可能打坏芯片，但是串了一个小电阻，很容易把能量给消耗掉）。 ● 源端串联匹配电阻的选取需考虑两个方面：一是阻抗匹配，要求RT Zs=Z0，RT会较大；二是信号延迟、时序等，要求RT越小越好，因为RT越小，信号延迟越小。 ● 如果是双向信号使用串联匹配，则串联电阻要统一放到同一端，比如DDR的数据线匹配电阻就是放在DDR端。 2、并联终端匹配 并联终端匹配是在信号源端阻抗很小的情况下（接收端大部分都是CMOS工艺（CMOS电路的驱动能力很小），可以用pF电容来等效），通过在负载上并联电阻来减小负载端的输入阻抗ZL至Z0，使之与传输线的特征阻抗相匹配以消除信号在负载端的一次反射。 简单的并联终端匹配是通过一个单电阻RT将传输线的末端接到地或者接到VCC上（接到VCC有时称为主动并联端接，而简单的并联端接是指下拉到地！）。电阻RT的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。在数字电路系统设计中，泄放到返回通路上的电流通常都大于系统中供电电源提供的电流。终端匹配到VCC可以提高驱动器的驱动能力，而终端匹配到地则可以提高电流的吸收能力（地平面吸收了）。所以，对于50%占空比的信号而言，终端匹配到VCC要优于终端匹配到地。 对于末端下拉并联端接，它的最大缺点就是会拉低信号高电平，这样会降低芯片的驱动能力。而对于末端上拉并联端接，由于驱动器内阻的存在，在一开始就会抬高信号低电平。 在容性负载情况下，相对于没有实现终端匹配的信号线来说，简单的并联终端匹配同时也会导致更低的信号回转速率。在电池供电的系统中不建议使用。 DDR的地址线、控制线、命令线，在接收端需通过终端电阻RTT上拉至电源VTT，其位置有两种摆放方式：一种是RTT放在芯片前端，其上拉路径对于信号而言相当于stub，对信号完整性有一定的影响；另一种是将RTT放在信号能到达的最远端，RTT的上拉和信号线属于同一路径，不会构成stub，只要RTT满足传输线阻抗匹配条件，就不会发生反射，也不会影响接收端的信号完整性。 戴维南终端匹配采用一个戴维南分压器，要求R1和R2的并联与传输线的特征阻抗Z0匹配。R1的作用是帮助驱动器更加容易到达逻辑高状态，这就需通过从VCC向负载注入电流来实现。R2的作用是帮助驱动器更加容易到达逻辑低状态，这通过R2向地释放电流来实现。恰当地选取R1和R2的值可以加强驱动器的扇出能力，并且淡化由于信号占空比不一致而导致的功耗的改变。 戴维南终端匹配使信号的摆幅减小了，由于驱动器内阻的存在，低电平也不能等于0V，而且在电路没有工作的时候，上拉电阻和下拉电阻上依然会有电流，这样会增加电路的功率消耗。 RC终端匹配由一个电阻RT和一个电容C组成，电阻RT和电容C连接在传输线的负载一端，电阻RT的值必须同传输线的特征阻抗Z0的值匹配才能消除信号的反射。确保RC时间常数大于该传输线负载延时的两倍，一般电容值需大于100pF（为了减小过冲）。 RC终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动。标准的RS-422接口协议不建议使用RC终端匹配技术。同样，电流模式的驱动器也不能采用RC终端匹配技术。 在端接电阻阻值一定的情况下（50Ω传输线阻抗），过冲的程度和电容的容值相关，电容量越大，过冲的幅度越小（因为过冲属于高频，电容相当于短接到地），但相应的上升时间也越慢。电容是隔直通交的，上升沿到来的时候，电容阻抗很低，相当于短路，于是端接电阻上有电流通过，起到端接的作用；一定时间后电压达到稳定，电容相当于断路，端接电阻也不再分压，于是稳定电压和输出电压相等。 RC端接最大的优点就是直流功耗较小，也不会拉低高电平电压值，但是由于电容效应，信号中的高频分量会损失一部分，导致信号上升时间变缓，这会影响到系统的时序。 ● DDR、DDR2等SSTL驱动器。采用单电阻形式，并联到VTT（一般为IOVDD的一半）。其中DDR2数据信号的并联匹配电阻是内置在芯片中的（ODT功能）。DDR3的CLK差分对采用RC终端匹配到VDD。 ● TMDS等高速串行数据接口。采用单电阻形式，在接收设备端并联到VDDIO，单端阻抗为50欧姆（差分阻抗为100欧姆）。 3、不同并联匹配方式的比较 3.1、终端并联匹配 由在走线路径上的某一端连接单个电阻构成，这个电阻的阻值必须等于传输线所要求的电阻值，电阻的另一端接电源或地。简单的用于并联匹配很少CMOS与TTL设计中。 并联匹配的优点：可用于分布负载，并能够全部吸收传输波以消除反射（多余能量到达终端即被吸收了，不会形成反射），不影响信号的边沿速率； 并联匹配的缺点：需额外增加电路的功耗，会降低噪声容限。